новая папка / 4006469

4006469-Desc-ru var ctx = "/emtp"; The translation is almost like a human translation. The translation is understandable and actionable, with all critical information accurately transferred. Most parts of the text are well written using a language consistent with patent literature. The translation is understandable and actionable, with most critical information accurately transferred. Some parts of the text are well written using a language consistent with patent literature. The translation is understandable and actionable to some extent, with some critical information accurately transferred. The translation is not entirely understandable and actionable, with some critical information accurately transferred, but with significant stylistic or grammatical errors. The translation is absolutely not comprehensible or little information is accurately transferred. Please first refresh the page with "CTRL-F5". (Click on the translated text to submit corrections)

Patent Translate Powered by EPO and Google

French

German

  Albanian

Bulgarian

Croatian

Czech

Danish

Dutch

Estonian

Finnish

Greek

Hungarian

Icelandic

Italian

Latvian

Lithuanian

Macedonian

Norwegian

Polish

Portuguese

Romanian

Serbian

Slovak

Slovene

Spanish

Swedish

Turkish

  Chinese

Japanese

Korean

Russian

      PDF (only translation) PDF (original and translation)

Please help us to improve the translation quality. Your opinion on this translation: Human translation

Very good

Good

Acceptable

Rather bad

Very bad

Your reason for this translation: Overall information

Patent search

Patent examination

FAQ Help Legal notice Contact УведомлениеЭтот перевод сделан компьютером. Невозможно гарантировать, что он является ясным, точным, полным, верным или отвечает конкретным целям. Важные решения, такие как относящиеся к коммерции или финансовые решения, не должны основываться на продукте машинного перевода.

ОПИСАНИЕ ИЗОБРЕТЕНИЯ US4006469A[]

ПРЕДПОСЫЛКИ СОЗДАНИЯ ИЗОБРЕТЕНИЯ BACKGROUND OF THE INVENTION А. Область изобретения A. Field of the Invention Изобретение относится к полупроводниковым схемам и устройствам. Более конкретно, изобретение относится к маломощным полупроводниковым схемам хранения и памяти. The invention relates to semiconductor circuits and devices. More particularly, the invention relates to low powered semiconductor storage circuits and memories. B. Описание предшествующего уровня техники B. Description of the Prior Art Полупроводниковые схемы памяти типа, описанного в патенте США No. № 3 560 764, выпущенный 2 февраля 1971 г. и переданный настоящему правопреемнику, экономит энергию, но обременен (1) драйверами для клемм управления питанием, а также битовыми и словесными линиями, (2) различными уровнями напряжения драйвера для работы изолирующих и нагрузочных транзисторов. , и (3) дополнительная проводка для поддержки линий распределения напряжения для работы развязывающих и нагрузочных транзисторов, что уменьшает место для хранения в микросхеме. Поскольку требования к плотности полупроводниковой памяти возрастают, желательно еще больше снизить требования к питанию, уменьшить площадь схемы и упростить работу, чтобы получить производительность памяти, подходящую для работы с высокопроизводительными системами обработки данных. Semiconductor memory circuits of the type described in U.S. Pat. No. 3,560,764 issued Feb. 2, 1971 and assigned to the present assignee save power but are burdened by (1) drivers for power gating terminals as well as bit and word lines, (2) different driver voltage levels for operating isolating and load transistors, and (3) additional wiring to support the voltage distribution lines for operating the isolating and load transistors which reduces storage area in a chip. As semiconductor memory density requirements increase, it is desirable to further lower power requirements, decrease circuit area and simplify operation to achieve memory performance suitable for operation with high performance data processing systems. Целью изобретения является схема хранения, которая позволяет изготавливать запоминающие устройства с произвольным доступом высокой плотности. An object of the invention is a storage circuit that permits the fabrication of high density random access memories. Еще одним объектом является оперативная память, которая питается без использования терминала стробирования питания. Another object is a random access memory that is powered without the use of a power gating terminal. Еще одним объектом является оперативная память, не требующая специального потенциала отмены выбора для каждой схемы хранения. Another object is a random access memory that does not require a special deselect potential for each storage circuit. Еще одним объектом является память с низким энергопотреблением из-за отсутствия драйверов стробирования мощности и соответствующей проводки. Still another object is a memory that has low power requirements by the absence of power gating drivers and accompanying wiring. В иллюстративном варианте осуществления изобретения схема хранения данных включает в себя первый и второй наборы транзисторов, один набор транзисторов служит в качестве запоминающих устройств, а другой набор служит в качестве загрузочных устройств для запоминающих устройств. Устройства хранения и нагрузки работают при разных пороговых напряжениях. В одной форме запоминающие устройства относятся к типу расширения либо к каналу N, либо к каналу P, в то время как загрузочные устройства относятся к типу истощения, либо к типу N, либо к каналу P. Устройства хранения перекрестно соединены между соответствующими выводами стока и затвора. Каждое нагрузочное устройство соединено с отдельным транзистором с перекрестной связью. Нагрузочные устройства также подключены к общему источнику напряжения, причем возврат к источнику напряжения осуществляется через транзисторы с перекрестной связью. К каждому транзистору с перекрестной связью подключен разделительный транзистор первого типа. Схема хранения размещена в матричном массиве строк слов и битов. Разделительные транзисторы схемы хранения подключены к соседним разрядным линиям в столбце. In an illustrative embodiment of the invention, a memory storage circuit includes first and second sets of transistors, one set of transistors serving as storage devices and the other set serving as load devices for the storage devices. The storage and load devices operate at different threshold voltages. In one form, the storage devices are of the enhancement type either N or P channel while the load devices are of the depletion type, either N or P type. The storage devices are cross coupled between their respective drain and gate terminals. Each load device is coupled to a different cross coupled transistor. The load devices are also connected to a common voltage supply, the return to the voltage supply being through the cross coupled transistors. An isolating transistor of the first type is connected to each cross coupled transistor. The storage circuit is disposed in a matrix array of word and bit lines. The isolating transistors of the storage circuit are connected to adjacent bit lines in a column. Линия слов подключена к (а) затвору всех изолирующих транзисторов в той же строке и (б) затворам нагрузочных устройств для схем хранения в строке. В состоянии хранения схемы словная линия находится под первым потенциалом, который переводит изолирующие устройства в непроводящее состояние и отсоединяет ячейку от битовых линий. Однако пороговое напряжение для нагрузочных устройств ниже потенциала словарной линии, что позволяет им подавать ток на перекрестно связанные ячейки от источника питания для сохранения информации, хранящейся в цепи. Потенциал линии слов изменяется на второй уровень для операции READ. Изолирующие транзисторы включаются потенциалом словарной линии, чтобы соединить запоминающую ячейку с битовыми линиями. Кроме того, потенциал словной линии переводит нагрузочные транзисторы в проводящее состояние, обеспечивая паразитную емкость проводящего транзистора, которая в противном случае заряжалась бы одной битовой линией. Емкость на другой битовой линии разряжается на землю через проводящий транзистор. A word line is connected to (a) the gate of all isolating transistors in the same row and (b) the gates of the load devices for the storage circuits in the row. In the storage condition of the circuit, the word line is at a first potential which places the isolating devices in a non-conducting condition and disconnects the cell from the bit lines. The threshold voltage for the load devices, however, is below the word line potential which permits them to supply current to the cross coupled cells from the power supply to retain the information stored in the circuit. The word line potential is changed to a second level for a READ operation. The isolating transistors are turned on by the word line potential to connect the storage cell to the bit lines. Also, the word line potential drives the load transistors further into conduction to supply the parasitic capacitance of the conducting transistor which otherwise would be charged by one bit line. The capacitance on the other bit line is discharged to ground through the conducting transistor. Потенциалы, появляющиеся на битовых линиях, вычитаются друг из друга в дифференциальном усилителе или усилителе считывания, чтобы получить результирующий импульс, указывающий на информационное состояние ячейки. Чтобы изменить состояние информации или ЗАПИСАТЬ в ячейку хранения, линия слова изменяется на второй уровень, в то время как потенциалы линии бита изменяются в противоположных направлениях в соответствии с состоянием информации, которое требуется сохранить в схеме. Для состояния двоичной 1 потенциалы на битовых линиях включают один и выключают другой накопительный транзистор. Потенциал линии с одним битом заряжает паразитную емкость одного накопительного транзистора, переводя его в проводящее состояние. Потенциал другой битовой линии разряжает паразитную емкость другого накопительного транзистора, переводя его в непроводящее состояние. Для записи двоичного 0 в схему хранения потенциал словной линии поднимается до второго уровня, а потенциалы битовой линии меняются местами, чтобы выключить проводящий транзистор и включить непроводящий транзистор, одновременно разряжая и заряжая соответствующие паразитные емкости в схема. The potentials appearing on the bit lines are subtracted from each other in a differential or sense amplifier to give a resultant pulse indicative of the information state of the cell. To change the information state or WRITE into the storage cell, the word line is changed to the second level while the bit line potentials are changed in opposite directions according to the information state desired to be stored in the circuit. For a binary 1 state, the potentials on the bit lines turn on one and turn off the other storage transistor. One bit line potential charges the parasitic capacitance of one storage transistor to place it in a conducting condition. The other bit line potential discharges the parasitic capacitance of the other storage transistor to place it in a non-conducting condition. To write a binary 0 into the storage circuit, the word line potential is raised to the second level and the bit line potentials are reversed to turn off the conducting transistor and turn on the non-conducting transistor while discharging and charging the appropriate parasitic capacitances in the circuit. Особенностью изобретения является схема хранения, включающая в себя наборы транзисторов, имеющих различные пороговые рабочие напряжения, в одной форме транзисторы усиления и разрядки, позволяющие заряжать элемент без вывода стробирования мощности. A feature of the invention is a storage circuit including sets of transistors having different threshold operating voltages, in one form enhance and depletion transistors, to permit the cell to be charged without a power gating terminal. Другой особенностью является схема хранения, включающая полевые транзисторы режима истощения в качестве нагрузочных устройств, что устраняет необходимость в драйверах слов для поддержания минимального потенциала отмены выбора для схемы хранения. Another feature is a storage circuit including depletion mode FET transistors as load devices that eliminates the need for word drivers to maintain a minimum deselect potential for a storage circuit. Другой особенностью является схема хранения, которая ограничивает мощность на битовой линии до уровня, необходимого для чтения и записи в ячейку памяти. Another feature is a storage circuit that limits power on a bit line to that necessary for reading and writing into a storage cell. Другой особенностью является словная линия, которая одновременно управляет изолирующим и нагрузочным устройствами для работы схемы хранения в режиме сохранения, чтения и записи. Another feature is a word line that simultaneously operates the isolating and load devices for operating a storage circuit in a store, read and write mode. КРАТКОЕ ОПИСАНИЕ ЧЕРТЕЖА BRIEF DESCRIPTION OF THE DRAWING Эти и другие цели, признаки и преимущества изобретения будут более полно поняты из следующего подробного описания, взятого в сочетании с приложенными чертежами, на которых: These and other objects, features, and advantages of the invention will be more fully apprehended from the following detailed specification taken in conjunction with the appended drawing in which: ИНЖИР. 1 представляет собой электрическую схему памяти, в которой используются принципы настоящего изобретения. FIG. 1 is an electrical schematic of a memory employing the principles of the present invention. ИНЖИР. 2 представляет собой электрическую схему схемы хранения, встроенной в память, показанную на фиг. 1. FIG. 2 is an electrical schematic of a storage circuit that is incorporated into the memory of FIG. 1. ФИГ. 3А, 3В, 3С, 3D и 3Е представляют собой временные диаграммы для работы памяти по фиг. 1. FIGS. 3A, 3B, 3C, 3D and 3E are timing diagrams for operating the memory of FIG. 1. ИНЖИР. 4 представляет собой вид сверху части полупроводниковой подложки, включающей в себя схему, показанную на фиг. 2. FIG. 4 is a plan view of a portion of a semiconductor substrate incorporating the circuit of FIG. 2. ОПИСАНИЕ ПРЕДПОЧТИТЕЛЬНОГО ВАРИАНТА ВОПЛОЩЕНИЯ DESCRIPTION OF PREFERRED EMBODIMENT На фиг. 1 множество запоминающих схем 20 расположены в виде матрицы из M строк и N столбцов. Каждая схема хранения в строке подключена к формирователю 22 слов через линию 24 слов. Схемы хранения в ряду также подключены к напряжению 26 питания, обычно VDD, через линию 28 питания. Схемы хранения в ряду также подключены к опорному потенциалу 30, обычно заземленному через обратную линию 32. Схемы хранения в столбце подключены к паре битовых линий 34 и 34'. Схема 36 предварительного заряда соединена между битовыми шинами для поддержания на них одного и того же потенциала перед операцией ЧТЕНИЕ/ЗАПИСЬ. Переключатели 38 и 38' битовой линии включены в линии 34 и 34' соответственно. Переключатели 38 и 38' битовой линии управляются битовым драйвером 40. Второй набор схем 42 предварительной зарядки соединен между каждым набором битовых линий для поддержания на линиях одного и того же потенциала между переключателями 38 и 38' битовых линий и драйвером 44 записи. Все битовые линии связаны с драйвером записи в узлах 46 и 48. In FIG. 1, a plurality of storage circuits 20 are arranged in a matrix of M rows and N columns. Each storage circuit in a row is connected to a word driver 22 through a word line 24. The storage circuits in a row are also connected to a supply voltage 26, typically VDD through a supply line 28. The storage circuits in a row are also connected to a reference potential 30, typically ground through a return line 32. The storage circuits in a column are connected to a pair of bit lines 34 and 34'. A precharge circuit 36 is coupled between the bit lines to maintain them at the same potential prior to a READ/WRITE operation. Bit line switches 38 and 38' are included in the lines 34 and 34', respectively. The bit line switches 38 and 38' are operated by a bit driver 40. A second set of precharge circuits 42 is coupled between each set of bit lines to maintain the lines at the same potential between the bit line switches 38 and 38' and a WRITE driver 44. All bit lines are coupled to the WRITE driver at nodes 46 and 48. Драйвер WRITE управляется переключателем 50 управления READ/WRITE. Усилитель 52 считывания подключен к узлам 46 и 48 для считывания выходных данных с выбранной схемы хранения. Выходная схема 54 принимает выходной сигнал от усилителя 52 считывания. The WRITE driver is operated by a READ/WRITE control switch 50. A sense amplifier 52 is connected to the nodes 46 and 48 to read the output from the selected storage circuit. An output circuit 54 receives the output from the sense amplifier 52. ИНЖИР. 2 показана пара транзисторов T1 и T3, имеющих электроды стока (d), затвора (g) и истока (s). Электроды стока 1d и 3d соединены между собой и с линией 28 питания. Электроды затвора 1g и 3g соединены вместе и с линией 24 слов. Исходные линии 1s и 3s подключены к запоминающим устройствам T2 и T4 соответственно. Каждое запоминающее устройство включает электроды стока (d), затвора (g) и истока (s). Электроды 2d и 4d стока соединены с электродами 1s и 3s истока соответственно. Каждое из ранее перечисленных соединений включает узлы 25 и 27 для соединения 29 и 31 с электродами 4g и 2g затвора соответственно. Истоковые электроды 2s и 4s соединены вместе и с обратной линией 32. Паразитные емкости 33 и 35 образованы между каждым затвором и истоком устройств Т2 и Т4 соответственно. Также в каждую схему хранения включен набор изолирующих транзисторов Т5 и Т6. Каждый изолирующий транзистор включает электроды стока (d), затвора (g) и истока (s). FIG. 2 shows a pair of transistors T1 and T3 having drain (d), gate (g) and source (s) electrodes. The drain electrodes 1d and 3d are connected together and to the supply line 28. The gate electrodes 1g and 3g are connected together and to the word line 24. The source lines 1s and 3s are connected to storage devices T2 and T4, respectively. Each storage device includes a drain (d), gate (g) and source (s) electrodes. The drain electrodes 2d and 4d are connected to the source electrodes 1s and 3s, respectively. Each of the previously recited connections includes a node 25 and 27 for a connection 29 and 31 to the gate electrodes 4g and 2g, respectively. The source electrodes 2s and 4s are connected together and to the return line 32. Parasitic capacitances 33 and 35 are formed between each gate and source of the devices T2 and T4, respectively. Also included in each storage circuit is a set of isolating transistors T5 and T6. Each isolating transistor includes a drain (d), gate (g) and source (s) electrodes. Электроды стока 5d и 6d подключены к узлам 25 и 27 соответственно. Истоковые электроды 5s и 6s подключены к битовым шинам 34 и 34' соответственно. Электроды затвора 5g и 6g подключены к словной линии 24. The drain electrodes 5d and 6d are connected to the nodes 25 and 27, respectively. The source electrodes 5s and 6s are connected to the bit lines 34 and 34', respectively. The gate electrodes 5g and 6g are connected to the word line 24. Транзисторы Т1 и Т3 работают при более низком пороге включения, чем у транзисторов Т5 и Т6. В норме T1 и T3 слабопроводящие, тогда как T5 и T6 непроводящие. Потенциал на словной линии адаптируется для достижения этих условий проводимости для транзисторов нагрузки и затвора. В условиях хранения либо Т2, либо Т4 являются проводящими, а другой — непроводящим. Это условие достигается работой битовых линий, как будет описано ниже. При непроводящем Т2 и проводящем Т4 конденсаторы 35 и 33 соответственно заряжаются и разряжаются. Когда Т4 находится в проводящем состоянии, нагрузочное устройство Т1 поддерживает заряд паразитного конденсатора 35. Конденсатор 33 разряжен по причине замыкания на землю через Т4. Ток нагрузки, подаваемый Т3, проходит через Т4 в обратную линию 32. В целях описания это состояние цепи с непроводящим T2 и проводящим T4 будет определено как состояние двоичной единицы. Противоположное или двоичное состояние 0 определяется, когда T4 непроводящий, а T2 проводящий. The transistors T1 and T3 operate at a lower turn on threshold than that for transistors T5 and T6. Normally, T1 and T3 are slightly conducting whereas T5 and T6 are non-conducting. The potential on the word line is adapted to achieve this conducting condition for the load and gating transistors. In the storage condition, either T2 or T4 is conducting while the other is non-conducting. This condition is achieved by operation of the bit lines as will be described hereinafter. With T2 non-conducting and T4 conducting, the capacitors 35 and 33 are charged and discharged, respectively. When T4 is conducting, the load device T1 maintains the charge on the parasitic capacitor 35. The capacitor 33 is discharged by reason of being shorted to ground through T4. The load current supplied by T3 passes through T4 to the return line 32. For purposes of description, this condition of the circuit with T2 non-conducting and T4 conducting will be defined as a binary 1 state. The opposite or binary 0 state is defined where T4 is non-conducting and T2 is conducting. Теперь работа памяти будет описана в связи с (а) конфигурациями памяти/схемы, показанными на фиг. 1, 2 и (b) временные диаграммы, показанные на фиг. 3А, 3В, 3С, 3D и 3Е. В момент t0 потенциал на битовых линиях 34N и 34'N показан уровнем 62 напряжения на фиг. 3В и 3С. Потенциалы в узлах 25 и 27 показаны уровнями напряжения 64 и 66 соответственно на фиг. 3D и 3E, которые указывают на состояние двоичной единицы для схемы 20MN. The operation of the memory will now be described in conjunction with (a) the memory/circuit configurations shown in FIGS. 1, 2 and (b) the timing diagrams shown in FIGS. 3A, 3B, 3C, 3D and 3E. At t0 the potential on the bit lines 34N and 34'N is shown by the voltage level 62 in FIG. 3B and 3C. The potentials at the nodes 25 and 27 are shown by the voltage levels 64 and 66, respectively in FIGS. 3D and 3E which are indicative of the binary 1 state for the circuit 20MN. Для операции READ соответствующий битовый драйвер, например 40N, включается в момент t1, чтобы замкнуть переключатели 38N и 38'N битовой линии. Одновременно включается формирователь 22M словарной шины для подачи импульса 60 на словную шину 24M, как показано на фиг. 3А. Изолирующие транзисторы Т5 и Т6 включаются, чтобы соединить схему 20MN хранения с битовыми шинами 34N и 34'N. Когда затворные транзисторы Т5 и Т6 включены, потенциал 64 в узле 25 приблизительно равен или меньше потенциала 62 на битовой линии 34N, тогда как потенциал 66 в узле 27 существенно меньше, чем потенциал 62 на бите. линия 34'с.ш. С узлом 25, имеющим потенциал линии 34N или близким к нему, конденсатор 35 обычно заряжается от битовой линии 34N. Однако линия 34N слов повышает потенциал на затворе 1g для увеличения тока, протекающего через T1, чтобы поддерживать полностью заряженный конденсатор 35, устраняя необходимость в дополнительной мощности от линии 34N битов. ИНЖИР. 3B показано, что уровень напряжения 62 сначала падает после t1, но затем увеличивается до уровня 63, поскольку транзистор T1 ведет себя хуже. For a READ operation the appropriate bit driver, for example 40N is turned on at t1 to close the bit line switches 38N and 38'N. Simultaneously, the word line driver 22M is turned on to provide a pulse 60 to the word line 24M, as shown in FIG. 3A. Isolating transistors T5 and T6 are turned on to connect the storage circuit 20MN to the bit lines 34N and 34'N. When the gating transistors T5 and T6 are turned on the potential 64 at the node 25 is approximately equal to or less than the potential 62 on the bit line 34N whereas the potential 66 at the node 27 is substantially less than the potential 62 on the bit line 34'N. With the node 25 at or near the potential of the line 34N, the capacitor 35 normally would be charged from the bit line 34N. However, the word line 34N raises the potential on the gate 1g to increase current flow through T1 to keep the capacitor 35 fully charged, negating the need for additional power from the bit line 34N. FIG. 3B shows the voltage level 62 initially drops after t1, but then builds up to the level 63 as the transistor T1 conducts harder. Потенциал в узле 25 повышается к потенциалу 62 на битовой линии 34N, как показано на фиг. 3D. В момент t2 потенциал в узле 25 падает, поскольку потенциал следует за битовой линией 34N до тех пор, пока Т1 не начнет проводить более жестко. По мере того, как T1 проводит больше, потенциал в узле 25 стабилизируется на уровне 65, до которого поднимается битовая линия 34N. The potential at node 25 rises toward the potential 62 on bit line 34N, as shown in FIG. 3D. At t2 the potential at the node 25 drops off as the potential follows the bit line 34N until T1 commences to conduct harder. As T1 conducts harder the potential at the node 25 stabilizes at the level 65 to which the bit line 34N is rising. После t1 потенциал на битовой линии 34'N начинает падать до уровня 67, как показано на фиг. 3C, так как T3 и T4 являются проводящими. Более высокий потенциал 62 на битовой линии 34'N вызывает небольшое повышение потенциала в узле 27, как показано на фиг. 3Э. Когда потенциал на битовой линии 34'N достигает уровня 67, потенциал в узле 27 возвращается к уровню 66 в момент времени t2. Кроме того, T4 активизируется T1, чтобы зафиксировать узел 27 на уровне 66 и разрядить любой заряд, накопленный в конденсаторе 33, во время повышения потенциала в узле 27 между t1 и t2. After t1, the potential on the bit line 34'N, commences to fall to the level 67, as shown in FIG. 3C since T3 and T4 are conducting. The higher potential 62 on the bit line 34'N causes a slight rise in the potential at the node 27, as shown in FIG. 3E. As the potential on the bit line 34'N reaches the level 67, the potential at the node 27 returns to the level 66 at t2. Also T4 is turned on harder by T1 to clamp the node 27 at the level 66 and discharge any charge stored on the capacitor 33 during the rise in potential at the node 27 between t1 and t2. Таким образом, усилитель 52 считывания, показанный на фиг. 1 виден верхний уровень 65 на 34N и нижний уровень 67 на 34'N в момент t3, указывающий на состояние двоичной 1 в схеме хранения 20MN. Узлы 25 и 27 находятся под потенциалами 65 и 66 в момент времени t3. Для состояния двоичного 0 в схеме хранения 20MN усилитель считывания увидит нижний уровень или 66 на битовой линии 34N и верхний уровень 65 на битовой линии 34'N. Thus the sense amplifier 52 shown in FIG. 1 sees the up level 65 on 34N and the down level 67 on 34'N at t3 indicative of a binary 1 state in the storage circuit 20MN. The nodes 25 and 27 are at the potentials 65 and 66 at t3. For a binary 0 state in the storage circuit 20MN, the sense amplifier would see the down level or 66 on the bit line 34N and the up level 65 on the bit line 34'N. Для операции записи переключатель 50 управления чтением/записью используется для включения драйвера 44 записи, показанного на фиг. 1. Чтобы ЗАПИСАТЬ двоичный 0 в схему хранения 20MN, драйвер 44 ЗАПИСИ обеспечивает нижний уровень 67 на битовой линии 34N и повышающий уровень или 62 на 34'N в момент t4, как показано на фиг. 3В и 3С. Одновременно драйвер 22M износа обеспечивает импульс 60', а драйверы 40N битов используются для соединения потенциалов 67 и 62 ЗАПИСИ со схемой 20MN хранения. Нижний уровень или потенциал 67, показанный на фиг. 3В, разряжает накопленный конденсатор 35, вызывая падение потенциала в узле 25 с потенциала 64 до потенциала 66 в момент времени t5. Потенциал на битовой линии 34N может немного повышаться до тех пор, пока Т2 не включится жестко и не прижмет узел 25 к обратной линии 32. Одновременно потенциал 62 на битовой линии 34'N заряжает конденсатор 33 для включения транзистора Т2. Ток от Т1, ранее протекавший на конденсатор 35, перенаправляется через транзистор Т2 в обратную линию 32. For a WRITE operation the read/write control switch 50 is operated to turn on the WRITE driver 44 shown in FIG. 1. To WRITE a binary 0 into the storage circuit 20MN, the WRITE driver 44 provides the down level 67 on the bit line 34N and the up level or 62 on 34'N at t4, as shown in FIGS. 3B and 3C. Simultaneously, the wored driver 22M provides the pulse 60' and the bit drivers 40N are operated to connect the WRITE potentials 67 and 62 to the storage circuit 20MN. The down level or potential 67, shown in FIG. 3B, discharges the stored capacitor 35 causing the potential at the node 25 to fall from the potential 64 to the potential 66 at t5. The potential on the bit line 34N may rise slightly until T2 turns on hard and clamps the node 25 to the return line 32. Simultaneously, the potential 62 on the bit line 34'N charges the capacitor 33 to turn on the transistor T2. The current from T1, previously flowing to the capacitor 35, is redirected through the transistor T2 to the return line 32. Одновременно ток, ранее протекавший от транзистора Т3 через Т4 к обратной линии 32, перенаправляется на конденсатор 33. Первоначально в момент t4 потенциал 62 на битовой линии 34'N падает до уровня 66, но затем повышается до уровня 65 по мере того, как ток течет от Т3 к конденсатору 33, и Т4 выключается, когда конденсатор 35 разряжается. Потенциал в узле 27 увеличивается до уровня 65, как показано на фиг. 3Е, в t5. Когда импульс 62 словарной строки и импульсы драйвера битовой строки (не показаны) заканчиваются в момент t6, схема 20MN хранения сохраняет узлы 25 и 27 на уровнях 66 и 64 соответственно. Узел 27 падает с потенциального уровня 65 на уровень 64, когда Т6 отсоединяет битовую линию 34'N от узла. Потенциал на битовой линии 34'N первоначально падает, когда Т5 отсоединяет схему 20MN от линии, но повышается, когда схема 36N предварительной зарядки возвращает битовые линии к потенциалу 62 для следующей операции. Чтобы записать двоичную единицу в схему хранения, потенциалы битовой линии инвертируются или повышаются на 34'N и понижаются на 34'N. Когда работают драйверы словных и битовых линий, запоминающие устройства Т2 и Т4 возвращаются в ранее описанное состояние. Simultaneously, the current previously flowing from transistor T3 through T4 to the return line 32 is redirected to the capacitor 33. Initially at t4 the potential 62 on the bit line 34'N falls toward the level 66 but then rises to the level 65 as current flows from T3 to the capacitor 33 and T4 turns off as the capacitor 35 is discharged. The potential at the node 27 increases to the level 65, as shown in FIG. 3E, at t5. When the word line pulse 62 and bit line driver pulses (not shown) are terminated at t6, the storage circuit 20MN retains the nodes 25 and 27 at the levels 66 and 64, respectively. The node 27 falls from the potential level 65 to the level 64 as T6 disconnects the bit line 34'N from the node. The potential on the bit line 34'N initially falls as T5 disconnects the circuit 20MN from the line, but rises as the precharge circuit 36N returns the bit lines to the potential 62 for the next operation. To write a binary 1 into the storage circuit, the bit line potentials are reversed or raised on 34N and lowered on 34'N. When the word and bit line drivers are operated the storage devices T2 and T4 are returned to the condition previously described. Подводя итог, подключение драйвера словной линии управляет входной мощностью в схему хранения во время ее активного и пассивного состояния. Нагрузочные устройства минимизируют требования к мощности драйверов битов за счет того, что они проводят ток в активном состоянии схемы хранения. Summarizing the word line driver connection controls the input power to the storage circuit during the active and passive state thereof. The load devices minimize the power requirements of the bit drivers by the former conducting during the active state of the storage circuit. ИНЖИР. 4 показана схема хранения, например, 20MN, реализованная в полупроводниковой подложке 70. Все устройства T1 . . . T6 формируют в полупроводниковой подложке с помощью обычной технологии диффузии, описанной, например, в патенте США No. № 3 508 209, переданный настоящему правопреемнику. Изолирующий слой 71, обычно оксидный, покрывает подложку и электрически изолирует подложку от вышележащей металлизации, за исключением случаев, когда в слое выполнены контактные отверстия. Сливные электроды 1d и 3d показаны подключенными к контакту 72 и 74, соответственно, который соединяется с питающей линией 28, приклеенной к изолирующему слою 71, покрывающему подложку. Электроды 1g и 3g затвора проходят между электродами 1d и 3d стока и электродами 1s и 3s истока соответственно. Электроды затвора 1g и 3g подключаются к линии 24 слов, которая находится на изолирующем слое 71. Исходные электроды 1s и 3s подключаются к общим диффузионным узлам 25 и 27. Эти узлы образуют электроды стока 2d, 5d и 4d, 6d. Электроды истока 2s и 4s вместе с электродами затвора 2g и 4g дополняют устройства Т2 и Т4. FIG. 4 shows a storage circuit, e.g., 20MN embodied in a semiconductor substrate 70. All of the devices T1 . . . T6 are formed in a semiconductor substrate by conventional diffusion technique, described for example in U.S. Pat. No. 3,508,209, assigned to the present assignee. An insulating layer 71, typically an oxide covers the substrate and electrically isolates the substrate from overlying metalization except where contact openings are made in the layer. Drain electrodes 1d and 3d are shown connected to a contact 72 and 74, respectively which unites with a supply line 28 adhered to the insulating layer 71 covering the substrate. Gate electrodes 1g and 3g extend between the drain electrodes 1d and 3d, and source electrodes 1s and 3s, respectively. The gate electrodes 1g and 3g connect to the word line 24 that resides on the insulating layer 71. The source electrodes 1s and 3s connect to common diffusion nodes 25 and 27. These nodes form the drain electrodes 2d, 5d and 4d, 6d. Source electrodes 2s and 4s together with gate electrodes 2g and 4g complete the devices T2 and T4. Общие диффузионные узлы 25 и 27 подключены через контакты 72 и 75 соответственно к металлическим полоскам 76 и 78, которые соединяют между собой электроды стока и затвора 2d/4g и 4d/2g соответственно. Электроды 2s и 4s истока соединены с металлической полосой 32, которая находится на изоляционном слое 71, покрывающем подложку 70. Устройство завершают диффузоры 34 и 34' битовой линии, которые также служат в качестве исходных диффузоров 5s и 6s для устройств Т5 и Т6 соответственно. Электроды затвора 5g и 6g расположены между электродами 34, 34' истока и 5g и 6g стока соответственно. Металлическая полоса 24, описанная ранее, также соединяется с электродами 5g и 6g, чтобы завершить проводку для схемы хранения. Металлические полоски 28 и 32 подключаются к соответствующим выводам (не показаны) на краю полупроводниковой микросхемы 70 для последующего подключения к соответствующим питающим и опорным потенциалам. Металлическая полоска 24 также соединена с соответствующим выводом (не показан) на краю полупроводниковой микросхемы 20 для последующего соединения с соответствующим формирователем словарной строки. The common diffusion nodes 25 and 27 are connected through contacts 72 and 75, respectively to metal strips 76 and 78 which interconnect the drain and gate electrodes 2d/4g and 4d/2g, respectively. The source electrodes 2s and 4s are connected to a metal strip 32 that resides on the insulating layer 71 overlying the substrate 70. Completing the device are bit line diffusions 34 and 34' which also serves as the source diffusions 5s and 6s for the devices T5 and T6, respectively. The gate electrodes 5g and 6g are disposed between the source 34, 34' and drain electrodes 5g and 6g, respectively. The metal strip 24, previously described, also connects to electrodes 5g and 6g to complete the wiring for the storage circuit. The metal strips 28 and 32 are connected to appropriate terminals (not shown) at the edge of the semiconductor chip 70 for subsequent connection to appropriate supply and reference potentials. The metal strip 24 is also connected to an appropriate terminal (not shown) at the edge of the semiconductor chip 20 for subsequent connection to a appropriate word line driver. Рассеиватели 34 и 34' битовой линии подключены к соответствующим клеммам (не показаны) на поверхности полупроводникового кристалла 70 для последующего подключения к переключателям 38 и 38' битовой линии, как показано на фиг. 1. The bit line diffusion 34 and 34' are connected to appropriate terminals (not shown) on the surface of the semiconductor chip 70 for subsequent connection to the bit line switches 38 and 38', as shown in FIG. 1. Хорошо известно, что для технологии полевых транзисторов N- или P-типа устройства обогащения и истощения работают при разных пороговых напряжениях. Таким образом, в данном случае устройства T1 и T3 могут быть устройствами истощения, тогда как устройства T2, T4, T5 и T6 могут быть устройствами расширения. Устройства с полевым эффектом с различными пороговыми напряжениями также могут быть получены методами ионной имплантации, как описано в патенте США No. № 3 655 457, присвоенный настоящему правопреемнику. Различия в пороговых напряжениях для устройств Т1/Т3 и Т2/Т6 также могут быть получены за счет изменения толщины оксида затвора устройств. Очевидно, что существуют другие альтернативные технологии и схемы, позволяющие нагрузочным и изолирующим/накопляющим устройствам работать при различных пороговых напряжениях. Кроме того, следует понимать, что источник питания, линия слова и другие рабочие напряжения для технологии N-типа имеют противоположную полярность по отношению к соответствующим рабочим напряжениям для технологии P-типа. For field effect transistor technology, either N or P type, it is well known that enhancement and depletion type devices operate at different threshold voltages. Thus in the present instance, the devices T1 and T3 may be depletion devices while the devices T2, T4, T5 and T6 may be enhancement devices. Field effect devices with different threshold voltages may also be obtained by ion implantation techniques as described in U.S. Pat. No. 3,655,457 assigned to the present assignee. Differences in threshold voltages for the devices T1/T3 and T2/T6 may also be obtained by changing the thickness of gate oxide for the devices. Obviously, there are other technology and circuit alternatives that are available to cause the load and isolating/storage devices to operate at different threshold voltages. Also, it should be understood that the power supply, word line and other operating voltages for N type technology are of opposite polarity to the corresponding operating voltages for P type technology. Хотя изобретение было конкретно показано и описано со ссылкой на его предпочтительные варианты осуществления, специалистам в данной области техники будет понятно, что вышеизложенные и другие изменения в форме и деталях могут быть внесены в него без отхода от сущности и объема настоящего изобретения. изобретение. While the invention has been particularly shown and described with reference to the preferred embodiments thereof, it will be understood by those skilled in the art that the foregoing and other changes in form and details may be made therein without departing from the spirit and the scope of the invention.

Please, introduce the following text in the box below Correction Editorclose Original text: English Translation: Russian

Select words from original text Provide better translation for these words

Correct the proposed translation (optional) SubmitCancel