Лекция 13 Сумматоры. Преобразователи кода, шифратор, дешифратор

7.9. Сумматор

Сумматором выполняется операция арифметического сложения двух многоразрядных двоичных чисел. Эта операция проводится по разрядам, что определяет целесообразным сначала рассмотреть принцип построения одноразрядного сумматора. Как видно из рис. 7.35,а, он имеет три ввода и два вывода. На два ввода Х и Y подаются логические “1” или “0”, соответствующие определенному разряду суммируемых чисел, а третий, Р₀, предназначен для подачи логической “1”, если при суммировании предыдущего разряда будет его переполнение. На выводе Р сумматора будет “1” при переполнении разряда, который суммируется. В табл. 7.16 приведены возможные состояния одноразрядного сумматора.

Рисунок 7.35. Схемное обозначение:

а - сумматора, б – полусумматора;

в - многоразрядного (четырехразрядного) сумматора

Таблица 7.16

X	Y	P0	S	P
0	0	0	0	0
1	0	0	1	0
0	1	0	1	0
1	1	0	0	1
0	0	1	1	0
1	0	1	0	1
0	1	1	0	1
1	1	1	1	1

Рисунок 7.36. Схема полусумматора

В простейшем одноразрядном сумматоре, называемом полусумматором (рис. 7.35,б), отсутствует ввод Р₀. Состояния полусумматора соответствуют данным табл. 7.16 при Р₀ = 0. Согласно этой таблице для него функции S и Р от логических переменных Х и Y имеют вид:

S = X + Y, Р =ХY. (7.15)

Следовательно, полусумматор может быть реализован на двух элементах “НЕ”, трех элементах “И” и одном элементе “ИЛИ”. Схема такой реализации представлена на рис. 7.36. На базе двух полусумматоров строится схема одноразрядного сумматора, как показано на рис. 7.37.

Рисунок 7.37. Схема сумматора

Действительно, согласно табл. 7.16,

S_i = X_iY_i P₀ + _i Y_{i 0} + P₀ X_i Y_i + P₀ X_i Y_i;

P_i = P₀ (X_ii + _iY_i) + X_iY_i.

Эти соотношения с использованием тождеств алгебры логики могут быть преобразованы следующим образом:

S_i = (X_ii + _ii) ₀ + P₀ (_ii + 0 + Х_iY_i + 0) =

= (X_ii + _iY_i) ₀ + P₀ (Х_ii + X_iY_i + Y_iI) =

= (X_ii + _iY_i) ₀ + P₀ (I + Yi) =

= (X_ii + _iY_i) ₀ + P₀ =

= (X_ii + _iY_i) ₀ + () P₀

P_i = P₀ (X_ii + _iY_i) + X_iY_i (P₀ +₀) =

= P₀ (X_ii + _iY_i) + X_iY_i ∙ 1 =

= P₀ (X_ii + _iY_i) + X_iY_i.

Из сравнения полученных соотношений с формулами (7.15) следует, что информация, снимаемая с клеммы S второго полусумматора, является результатом суммирования информации P₀ и (X_ii + _iY_i), поступающих на его вход. Информация Р_i является результатом логического сложения информации с клемм Р первого и второго полусумматоров.

Для суммирования n-разрядных чисел используется n одноразрядных сумматоров, включенных по схеме рис. 7.38. На два входа каждого одноразрядного сумматора X_i и Y_i подается информация, соответствующая определенному i-му разряду суммируемых чисел. На третий вход Р₀ каждого такого сумматора, кроме первого, передается информация переноса с предыдущего сумматора (“1” в случае переполнения при суммировании в этом сумматоре). Ввод Р₀ первого сумматора заземлен. Схемное обозначение многоразрядного сумматора приведено на рис. 7.35,в.

Рисунок 7.38. Схема трехразрядного сумматора

Многоразрядный сумматор можно использовать в качестве основы построения схем сравнения двоичных n-разрядных чисел, т.е. числового компаратора. Такая схема сравнения четырехразрядных чисел А и В приведена на рис. 7.39. Одно из этих чисел, например В, вводится в сумматор через логические элементы “НЕ”. Информация с вывода S сумматора подается на четырехвходовый логический элемент “И”. Таким образом, схема сравнения имеет два выхода: F – вывод элемента “И” и Р – вывод сумматора, фиксирующего переполнение последнего разряда при суммировании. При равенстве чисел А и В одинаковыми будут и числа в каждом их разряде, т.е. А_i = В_i. В соответствии с тождеством (7.2) алгебры логики (раздел 7.1) на всех выводах S_i сумматора будут логические “1” и не будет переполнение всех разрядов при суммировании, т.е. Р = 0. Следовательно, на выходе схемы сравнения F = 1 и Р = 0. Если А ≠ В, то хотя бы в одном из разрядов этих чисел А_i ≠ В_i. Тогда при суммировании чисел таких разрядов с применением элемента “НЕ”, в схеме рис. 7.39, на выводах сумматора, соответствующих этим разрядам, будут логические “0”, что обусловливает появление “0” и на выходе логического элемента “И”.

Рисунок 7.39. Цифровая схема сравнения двух четырехразрядных чисел

7.8. Преобразователи кода.

Дешифратор. Шифратор

Преобразователями кода называются комбинационные логические устройства, обеспечивающие преобразование m-разрядной числовой информации в n-разрядную. Такими устройствами являются дешифратор и шифратор.

Дешифратором (декодером) называется устройство с m вводами и n ≤ 2^m выводами, “опознающее” информацию, представленную в виде двоичного m–разрядного числа, и выдающее результат “опознания” как набор логических “1” и ”0” на каждом из своих выводов. В частности, дешифраторы используются для преобразования двоичных чисел в десятичные. Возможные состояния такого устройства, распознающего трехразрядное число, сведены в табл. 7.13. Каждому числу соответствует логическая “1” на одном из выводов, когда на остальных выводах будут “0”.

Таблица 7.13

Число	Вводы			Выводы
	X3	X2	X1	F0	F1	F2	F3	F4	F5	F6	F7
0	0	0	0	1	0	0	0	0	0	0	0
1	0	0	1	0	1	0	0	0	0	0	0
2	0	1	0	0	0	1	0	0	0	0	0
3	0	1	1	0	0	0	1	0	0	0	0
4	1	0	0	0	0	0	0	1	0	0	0
5	1	0	1	0	0	0	0	0	1	0	0
6	1	1	0	0	0	0	0	0	0	1	0
7	1	1	1	0	0	0	0	0	0	0	1

Принцип построения схемы такого дешифратора можно понять, если представить логические функции F_i для каждой комбинации входных переменных X_j как:

F₀ = ,

F₁ = Х₁,

F₂ = Х₂ ,

………………

F₇ = Х₃ Х₂ Х₁,

где X_j соответствует логической «1», а - логическому «0» j-го разряда входной информации. Как следует из анализа этих функций, дешифратор может быть реализован с использованием трех логических элементов “НЕ” и восьми трехвходовых элементов “И”. К каждому элементу “И” подводятся все три входных информации, которые первоначально либо проходят через соответствующий элемент «НЕ», либо проходят в обход его, как показано на схеме рис. 7.31.

Рисунок 7.31. Схема дешифратора, распознающего

трехразрядные числа

Шифратор (кодер) – устройство, выполняющее совокупность логических операций, обратных операциям дешифратора (декодера). Шифратор имеет n выводов и m ≤ 2ⁿ вводов. Он преобразует набор “1” и ”0”, поступающих на его входы, в n-разрядное число. Примером шифратора является преобразователь десятичного числа в двоичное, возможные состояния которого отражены в табл. 7.14.

Таблица 7.14

Чис-ло	Вводы										Выводы
	X0	X1	X2	X3	X4	X5	X6	X7	X8	X9	F4	F3	F2	F1
0	1	0	0	0	0	0	0	0	0	0	0	0	0	0
1	0	1	0	0	0	0	0	0	0	0	0	0	0	1
2	0	0	1	0	0	0	0	0	0	0	0	0	1	0
3	0	0	0	1	0	0	0	0	0	0	0	0	1	1
4	0	0	0	0	1	0	0	0	0	0	0	1	0	0
5	0	0	0	0	0	1	0	0	0	0	0	1	0	1
6	0	0	0	0	0	0	1	0	0	0	0	1	1	0
7	0	0	0	0	0	0	0	1	0	0	0	1	1	1
8	0	0	0	0	0	0	0	0	1	0	1	0	0	0
9	0	0	0	0	0	0	0	0	0	1	1	0	0	1

Рис.5.27. Схема шифратора, преобразующего

десятичное число в двоичное

Из таблицы следует, что на выходе F₁ будет логическая «1», если логическая «1» будет или на Х₁, или на Х₃, или на Х₅, или на Х₇, или на Х₉, т.е.

F₁ = Х₁ + Х₃ + Х₅ + Х₇ + Х₉.

Аналогичным образом могут быть записаны логические функции или для других выводов шифратора.

F₂ = Х₂ + Х₃ + Х₆ + Х₇,

F₃ = Х₄ + Х₅ + Х₆ + Х₇,

F₄ = Х₈ + Х₉.

Следовательно, шифратор должен содержать четыре логических элемента «И», один из которых пятивходовой, два – четырехвходовые и один – двухвходовой. Вход Х₀ не связан ни с одним из этих элементов. Схема такого шифратора приведена на рис. 7.32.

Схемное обозначение дешифратора и шифратора представлено на рис. 7.33.

Рисунок 7.33. Схемное обозначение дешифратора (а)

и шифратора (б)

Таблица 7.15

Цифра на индикаторе	Ввод				Вывод
	8	4	2	1	а	b	c	d	e	f	g
0	0	0	0	0	1	1	1	1	1	1	0
1	0	0	0	1	0	1	1	0	0	0	0
2	0	0	1	0	1	1	0	1	1	0	1
3	0	0	1	1	1	1	1	1	0	0	1
4	0	1	0	0	0	1	1	0	0	1	1
5	0	1	0	1	1	0	1	1	0	1	1
6	0	1	1	0	1	0	1	1	1	1	1
7	0	1	1	1	1	1	1	0	0	0	0
8	1	0	0	0	1	1	1	1	1	1	1
9	1	0	0	1	1	1	1	1	0	1	1