МИНИСТЕРСТВО НАУКИ И ВЫСШЕГО ОБРАЗОВАНИЯ РФ

САНКТ-ПЕТЕРБУРГСКИЙ ГОСУДАРСТВЕННЫЙ

ЭЛЕКТРОТЕХНИЧЕСКИЙ УНИВЕРСИТЕТ

«ЛЭТИ» ИМ. В.И. УЛЬЯНОВА (ЛЕНИНА)

Кафедра ВТ

Пояснительная записка

к курсовой работе по дисциплине:

«Конструкторско-технологическое обеспечение средств ВТ»

Вариант №17

Студенты гр. 8307		Василенко Ю.И.
		Мальцева П.А.
		Нигматулин М.В.
		Чапурина А.В.
Преподаватель		Зуев И.С.

Санкт-Петербург

2021

ЗАДАНИЕ НА КУРСОВУЮ РАБОТУ

Фрагмент	№ рис. схем	Внешние условия включения					Целевая функция минимизации		S0, мкм
		на входе			на выходе
		t = 0	t = -∞	ЭИ	ОФ	Cf	max { }		102
И	11; 12; 13				-

1. Техническое задание

Блок схема внешних условий включения фрагмента в БИС приведена на рис. 1, временная диаграмма его функционирования на рисунке 2.

Рисунок 1. Блок-схема внешних условий включения фрагмента в БИС

Рисунок 2. Временная диаграмма работы фрагмента БИС

Фрагмент реализует следующие логические функции:

Временные задержки фрагмента рассчитываются для набора входных сигналов, исходя из следующих внешних условий включения:

1. Входной сигнал является предварительно установленным, т.е. все переходные процессы под воздействием этого сигнала в схеме фрагмента уже произошли к моменту прихода остальных сигналов.

2. Входные сигналы поступают на схему фрагмента в момент времени t = 0, они имеют ступенчатую форму.

3. Выходы схемы и подключены соответственно к ёмкости нагрузки и .

Целевой функцией условной задачи минимизации является следующая функция: max { }

Максимальное же значение суммы ширин каналов транзисторов схемы равняется 102 мкм.

Необходимо выбрать конфигурацию схемы фрагмента и значения ширин каналов её транзисторов, минимизирующие целевую функцию при ограничении площади схемы на кристалле в заданных внешних условиях включения фрагмента в БИС, разработать топологический чертеж оптимальной схемы.

Схемы реализуемых фрагментов приведены на рисунках 3, 4, 5.

Рисунок 3. Схема 1

Рисунок 4. Схема 2

Рисунок 5. Схема 3

2.1 Таблицы переключения схем и вывод формул времён задержек

Таблица 1. Переключения схемы 1.

№	ХУС
0	000	Тр1|| Tp2	Tp3||Tp4||Tp5	Tn6	Tn7
1	001	Tp1||Tp2	Tp3||Tp4	Tn6	Tn7
2	010	Tp1	Tp3||Tp5	Tn6	Tn7
3	011	Tp1	Tp3	Tn6	Tn7
4	100	Tp2	Tp4||Tp5	Tn6	Tn7
5	101	Tp2	Tp4	Tn6	Tn7
6	110	Tn1,Tn2	Tp5	Tp6	Tn7
7	111	Tn1,Tn2	Tn3,Tn4,Tn5	Tp6	Tp7

Таблица 2. Переключения схемы 2.

№	ХУС
0	000	Тр1|| Tp2	Tn3	Tp4||Tp5	Tn6
1	001	Тр1|| Tp2	Tn3	Tp4	Tn6
2	010	Тр1	Tn3	Tp4||Tp5	Tn6
3	011	Тр1	Tn3	Tp4	Tn6
4	100	Tp2	Tn3	Tp4||Tp5	Tn6
5	101	Tp2	Tn3	Tp4	Tn6
6	110	Tn1,Tn2	Tp3	Tp5	Tn6
7	111	Tn1,Tn2	Tp3	Tn4,Tn5	Tp6

Таблица 3. Переключения схемы 3.

№	ХУС
0	000	Тр1|| Tp2	Tp3	Tn4	Tn5||Tn6
1	001	Тр1|| Tp2	Tn3	Tn4	Tn5
2	010	Тр1	Tp3	Tn4	Tn5||Tn6
3	011	Тр1	Tn3	Tn4	Tn5
4	100	Tp2	Tp3	Tn4	Tn5||Tn6
5	101	Tp2	Tn3	Tn4	Tn5
6	110	Tn1,Tn2	Tp3	Tp4	Tn6
7	111	Tn1,Tn2	Tn3	Tp4	Tp5,Tp6

Вывод времён задержек формирования выходного сигнала для схемы 1

t_s0, t_s1, t_s2 и t_s4 – некритические, потому что транзисторы работают параллельно в I и II каскадах.