новая папка / 4006465

4006465-Desc-ru var ctx = "/emtp"; The translation is almost like a human translation. The translation is understandable and actionable, with all critical information accurately transferred. Most parts of the text are well written using a language consistent with patent literature. The translation is understandable and actionable, with most critical information accurately transferred. Some parts of the text are well written using a language consistent with patent literature. The translation is understandable and actionable to some extent, with some critical information accurately transferred. The translation is not entirely understandable and actionable, with some critical information accurately transferred, but with significant stylistic or grammatical errors. The translation is absolutely not comprehensible or little information is accurately transferred. Please first refresh the page with "CTRL-F5". (Click on the translated text to submit corrections)

Patent Translate Powered by EPO and Google

French

German

  Albanian

Bulgarian

Croatian

Czech

Danish

Dutch

Estonian

Finnish

Greek

Hungarian

Icelandic

Italian

Latvian

Lithuanian

Macedonian

Norwegian

Polish

Portuguese

Romanian

Serbian

Slovak

Slovene

Spanish

Swedish

Turkish

  Chinese

Japanese

Korean

Russian

      PDF (only translation) PDF (original and translation)

Please help us to improve the translation quality. Your opinion on this translation: Human translation

Very good

Good

Acceptable

Rather bad

Very bad

Your reason for this translation: Overall information

Patent search

Patent examination

FAQ Help Legal notice Contact УведомлениеЭтот перевод сделан компьютером. Невозможно гарантировать, что он является ясным, точным, полным, верным или отвечает конкретным целям. Важные решения, такие как относящиеся к коммерции или финансовые решения, не должны основываться на продукте машинного перевода.

ОПИСАНИЕ ИЗОБРЕТЕНИЯ US4006465A[]

ПЕРЕКРЕСТНЫЕ ССЫЛКИ НА РОДСТВЕННЫЕ ПРИЛОЖЕНИЯ CROSS REFERENCES TO RELATED APPLICATIONS Совместно рассматриваемая заявка на патент Ser. № 482940, теперь патент США. № 3 921 137, выданный в ноябре. 18, 1975 Semi-Static Time Division Multiplex Slot Assignment, C.M. McClearn, Jr. et al., поданной 25 июня 1974 г. и переданной правопреемнику этой заявки. Co-pending patent application Ser. No. 482,940, now U.S. Pat. No. 3,921,137 issued Nov. 18, 1975 Semi-Static Time Division Multiplex Slot Assignment, C. M. McClearn, Jr. et al, filed June 25, 1974 and assigned to the assignee of this application. Совместно рассматриваемая заявка на патент Ser. № 577,507, Мультиплексная кольцевая система связи с временным разделением каналов с динамическим распределением каналов, R.A. Bowman et al., поданная 14 мая 1975 г., переуступленная правопреемнику этой заявки, и выданная как патент США № 577507. № 3 961 139 от 1 июля 1976 г. Co-pending patent application Ser. No. 577,507, Time Division Multiplexed Loop Communication System with Dynamic Allocation of Channels, R. A. Bowman et al, filed May 14, 1975 assigned to the assignee of this application, and issued as U.S. Pat. No. 3,961,139 on July 1, 1976. ПРЕДПОСЫЛКИ СОЗДАНИЯ ИЗОБРЕТЕНИЯ BACKGROUND OF THE INVENTION 1.

Область изобретения Field of the Invention Изобретение относится к системам связи и, более конкретно, к устройствам для использования при установлении и поддержании связи с управляющим модулем, который последовательно передает данные и команды управления по битам через последовательную среду передачи, а также с одним или несколькими модулями ввода-вывода по требованию/запросу. ответный интерфейс ввода/вывода. This invention relates to communication systems and more particularly to apparatus for use in establishing and maintaining communication with a controlling module which transmits data and control commands serially by bit over a serial transmission medium, and with one or more I/O modules over a demand/response I/O interface. 2.

Описание предшествующего уровня техники Description of the Prior Art Средства последовательной связи использовались в течение многих лет для управления передачей данных от ряда модулей ввода-вывода, таких как интерактивные терминалы и удаленные системы обработки данных. Serial communication media have been used for many years to control the transfer of data from a number of I/O modules, such as interactive terminals, and remote data processing systems. Ранние средства передачи использовали последовательный телеграф, форматы старт-стоп или синхронные последовательные потоки данных. Early transmission media utilized serial telegraph, start-stop formats or synchronous serial data streams. Совсем недавно использовались циклы последовательной передачи данных, в которых временные интервалы назначаются терминалам ввода-вывода, а сообщения к терминалам и от них передаются в назначенных временных интервалах. More recently serial data transmission loops have been used wherein time slots are assigned to I/O terminals and messages to and from the terminals are transmitted in the assigned time slots. В любом из этих методов необходимо согласовать интерактивную операцию запроса/ответа ряда терминалов ввода/вывода с последовательной синхронизацией потока битов среды связи. In any of these techniques, there is a necessity to match the interactive, demand/response operation of a number of I/O terminals with the serial bit stream synchronization of the communication medium. В дополнение к проблемам, возникающим в связи с синхронизацией различных форматов данных, современные технологические требования также накладывают ограничения. В современной технике элементы схемы взаимосвязаны и неразрывно связаны со сплошным поддерживающим материалом, на котором изготавливаются схемы. Интегральная схема становится частью более крупной системы связи или обработки данных. Одна из проблем, связанных с этим типом схем, заключается в том, что на интегральной схеме имеется ограниченное количество входных/выходных точек доступа или контактов для обеспечения внешних соединений. Поэтому возникла потребность в компактном и простом потоке данных, предполагающем использование минимального количества линий ввода/вывода. Чтобы уменьшить количество интегральных схем, необходимых для изготовления всей системы, необходимо как можно меньше логики на опорном материале или подложке. Таким образом, наблюдается тенденция к использованию микропроцессора, в котором многие из функций, ранее выполнявшихся аппаратной логикой, выполняются последовательностью микрокоманд. In addition to the problems which arise with respect to synchronizing different data formats, modern day technology requirements also impose constraints. In modern technology, circuit elements are interconnected and are inseparably associated with a continuous supporting material upon which the circuits are fabricated. The integrated circuit becomes part of a larger communication or data processing system. One of the problems associated with this type of circuitry is that there are a limited number of input/output access points or pins on the integrated circuit to provide external connections. Therefore, the need has arisen for a compact and simple data flow which involves the use of a minimum number of input/output lines. In order to reduce the number of integrated circuits necessary to fabricate an entire system, there is a need for as little logic as possible on the support material or substrate. The trend is therefore toward using a microprocessor wherein many of the functions formerly performed by hardware logic are performed by a sequence of micro-instructions. Поэтому важно использовать небольшой набор команд. Therefore, it is important that a small instruction set be utilized. Проблема, уникальная для потребностей синхронизации при адаптации последовательной среды с терминальным интерфейсом запроса/ответа, заключается в достаточной взаимосвязи между последовательной средой и микропроцессором, а также между микропроцессором и терминальным интерфейсом. A problem unique to the synchronization needs of adapting a serial medium with a demand/response terminal interface is that of sufficient interlock between the serial medium and the microprocessor and between the microprocessor and the terminal interface. Хотя в устройствах предшествующего уровня техники для управления операциями ввода/вывода использовались микропроцессоры, они не решали удовлетворительным образом проблемы адаптации современной технологии к особым проблемам, связанным с синхронизацией средств последовательной связи с терминалами ввода/вывода ответа на запрос. While the prior art devices have utilized microprocessors for controlling input/output operations they have not satisfactorily resolved the problems of adapting modern technology to the special problems associated with the synchronization of serial communication media with demand response input/output terminals. КРАТКОЕ ОПИСАНИЕ ИЗОБРЕТЕНИЯ BRIEF SUMMARY OF THE INVENTION Целью настоящего изобретения является создание усовершенствованного устройства для использования при установлении и поддержании связи с модулем управления, который передает данные и команды управления последовательно за битом по среде последовательной передачи, а также с одним или несколькими модулями ввода/вывода, такими как интерактивные терминалы через интерфейс запроса/ответа, соединяющий указанные модули. It is an object of this invention to provide an improved apparatus for use in establishing and maintaining communication with a control module which transmits data and control commands serially by bit over a serial transmission medium and with one or more I/O modules, such as interactive terminals, over a demand/response interface connecting said modules. Еще одна цель настоящего изобретения состоит в том, чтобы предоставить микропроцессорную организацию тракта данных, которая использует минимальное количество аппаратной логики. A further object of this invention is to provide a microprocessor data path organization which utilizes a minimum amount of hardware logic. Еще одной целью настоящего изобретения является обеспечение взаимосвязи между средой последовательной передачи и микропроцессором, при этом работа микропроцессора синхронизируется с битами данных, принимаемых и передаваемых по упомянутой среде. It is another object of this invention to provide an interlock between a serial transmission medium and a microprocessor wherein the operation of the microprocessor is synchronized with bits of data received and transmitted over said medium. Еще одна цель настоящего изобретения состоит в том, чтобы предоставить средство для блокировки работы микропроцессора и интерфейс запроса/ответа между упомянутым микропроцессором и множеством модулей ввода/вывода. A further object of this invention is to provide a means for interlocking the operation of a microprocessor and a demand/response interface between said microprocessor and a plurality of I/O modules. Еще одна цель настоящего изобретения состоит в том, чтобы обеспечить вход/выход для микропроцессора, который позволяет модифицировать канал последовательной передачи данных и повторно передавать биты, полученные по указанному пути, упомянутым микропроцессором с минимальным количеством логических схем. A further object of this invention is to provide an input/output to a microprocessor which enables a serial data transmission path to be modified and bits received on said path to be retransmitted by said microprocessor with a minimum of logic circuitry. Вышеупомянутые цели достигаются в соответствии с изобретением путем предоставления микропроцессора, состоящего из однобитового арифметического блока, включающего в себя накопитель (буфер) для хранения результатов арифметической операции, который также служит временным хранилищем битов данных, полученных в Последовательный интерфейс. Набор команд выбирается таким образом, чтобы буфер также являлся предполагаемым местом назначения результатов арифметического устройства. Эта двухпортовая организация служит средством получения последовательных данных, изменения данных и повторной передачи данных на последовательный интерфейс. The above objects are accomplished in accordance with the invention by providing a microprocessor comprised of a one bit arithmetic unit including an accumulator (a buffer) for storing the results of an arithmetic operation, which also serves as a temporary store of data bits received at the serial interface. An instruction set is chosen such that the buffer is also the implied destination of the arithmetic unit results. This dual port organization serves as a means of receiving serial data, modifying the data, and retransmitting the data to the serial interface. В соответствии с аспектом изобретения синхронизация между средой последовательной передачи и микропроцессором осуществляется с помощью блокировки, которая активируется микропроцессором для остановки последовательной интерпретации инструкций до тех пор, пока не будет принят бит, в этот момент сигнал деактивирует блокировку. чтобы таким образом перезапустить инструкции программы. In accordance with an aspect of the invention, synchronization between the serial transmission medium and the microprocessor is accomplished by an interlock which is activated by the microprocessor to stop the sequential interpretation of instructions until a bit is received, at which time a signal deactivates the interlock to thereby restart the program instructions. В соответствии с другим аспектом изобретения связь между микропроцессором и несколькими модулями ввода/вывода через интерфейс ответа по запросу осуществляется посредством другой блокировки, которая устанавливается микропроцессором, чтобы тем самым остановить последовательную интерпретацию инструкций до тех пор, пока не будет получен ответ. поступает от модуля ввода-вывода, чтобы таким образом перезапустить последовательную интерпретацию инструкций после того, как данные были переданы между микропроцессором и модулем ввода-вывода. In accordance with another aspect of the invention, communication between the microprocessor and a number of input/output modules over a demand response interface is accomplished by means of another interlock which is set by the microprocessor to thereby stop the sequential interpretation of instructions until a response is received from an I/O module to thereby restart the sequential interpretation of instructions after data has been transferred between the microprocessor and the I/O module. Преимущество изобретения состоит в том, что оно обеспечивает компактный и простой поток данных, что делает его особенно пригодным для современной технологии интегральных схем. The invention has the advantage that it provides a compact, simple dataflow which makes it especially adaptable to modern integrated circuit technology. Кроме того, изобретение обеспечивает простое средство для блокировки передачи данных как между последовательной линией ввода и микропроцессором, так и между интерфейсом запроса/ответа терминалов и микропроцессора. In addition, the invention provides a simple means for interlocking the transfer of data both between the serial input path and the microprocessor and the demand/response interface of the terminals and the microprocessor. КРАТКОЕ ОПИСАНИЕ РИСУНКОВ BRIEF DESCRIPTION OF THE DRAWINGS Вышеупомянутые и другие особенности и преимущества изобретения станут очевидны из следующего подробного описания предпочтительного варианта осуществления изобретения, как показано на прилагаемых чертежах, на которых: The foregoing and other objects features and advantages of the invention will be apparent from the following detailed description of a preferred embodiment of the invention as illustrated in the accompanying drawings wherein: ИНЖИР. 1 представляет собой общую блок-схему адаптера оконечного контура, в котором реализовано изобретение; FIG. 1 is an overall block diagram of a terminal loop adapter in which the invention is embodied; ИНЖИР. 2 - подробная логическая схема декодера источника/приемника, линий источника, арифметико-логического блока (АЛУ) и защелки накопителя; FIG. 2 is a detailed logic diagram of the source/destination decoder, the source lines, the arithmetic logic unit (ALU) and the accumulator latch; ИНЖИР. 3 представляет собой схему, показывающую, как на фиг. 3а и 3б объединены; FIG. 3 is a diagram showing how FIGS. 3a and 3b are combined; ИНЖИР. 3а и б - подробная логическая схема декодера рабочего кода; FIG. 3a and b is a detailed logic diagram of the operation code decoder; ИНЖИР. 4 представляет собой логическую схему оперативной памяти (ОЗУ) и постоянной памяти (ПЗУ); FIG. 4 is a logic diagram of the Random Access Memory (RAM) and Read Only Memory (ROM); ИНЖИР. 5 - подробная логическая схема регистров вывода данных, выбора и индикатора сдвига; FIG. 5 is a detailed logic diagram of the data out, select and indicator shift registers; ИНЖИР. 6 - подробная блок-схема защелок назначения; FIG. 6 is a detailed block diagram of the destination latches; ИНЖИР. 7 - подробная блок-схема счетчика команд; FIG. 7 is a detailed block diagram of the instruction counter; ИНЖИР. 8 - подробная блок-схема счетчика битов опроса и логики интерфейса ввода/вывода; FIG. 8 is a detailed block diagram of the poll bit counter and the I/O interface logic; ИНЖИР. 9 - подробная блок-схема логики управления интерфейсом ввода/вывода; FIG. 9 is a detailed block diagram of the I/O interface control logic; ИНЖИР. 10 - подробная блок-схема управления циклической синхронизацией; FIG. 10 is a detailed block diagram of the loop sync control; ИНЖИР. 11 - подробная блок-схема логики управления интерфейсом ввода/вывода; FIG. 11 is a detailed block diagram of the I/O interface control logic; ИНЖИР. 12 - подробная блок-схема защелки синхронизации ожидания и логики драйвера часов; FIG. 12 is a detailed block diagram of the wait sync latch and the clock driver logic; ИНЖИР. 13 - временная диаграмма незанятого выходного устройства; FIG. 13 is a timing diagram of an output operation-device not busy; ИНЖИР. 14 - временная диаграмма устройства вывода, занятого или не оборудованного; FIG. 14 is a timing diagram of an output operation-device busy or not equipped; ФИГ. 15 и 16 - временные диаграммы операции ввода-опроса и ввода данных; а также FIGS. 15 and 16 are timing diagrams of an input operation-polling and data in; and ИНЖИР. 17 представляет собой блок-схему примера, показывающего операции, необходимые для выполнения совместного использования временных интервалов. FIG. 17 is a flowchart of an example showing the operations necessary for performing slot sharing. СОДЕРЖАНИЕ. предыстория изобретения. краткое изложение изобретения III. Краткое описание чертежей IV. вводное описание изобретения V. Общее описание предпочтительного варианта осуществления 5.1 Набор инструкций 5.2 Защелка и источник/назначение ввода/вывода 5.3 Источник/назначение ОЗУ 5.4 Защелка и источники ввода/вывода 5.5 Назначение защелки Vi. Поток данных 6.1 Декодирование источника/получателя 6.2 Ввод шины 6.3 Декодирование кода операции, Alu и разветвление 6.4 Выход шины S/R's 6.5 Защелки вывода шины 6.6 Защелка Синхронизация и часы A6.7 Счетчик команд 6.8 Опрос /Bit Counter6.9 Loop Sync Control6.10 Логика интерфейса ввода/вывода (операция вывода)6.11 Логика интерфейса ввода/вывода (операция ввода)6.12 RAM6.13 rom6.14 синхронизация ожидания6.15 Логика часовVii. микропрограммирование 7.1 Общее 7.2 Сегменты программы 7.3 Таблицы 7.4 Пример совместного использования слотовViii. Операция вывода -- Устройство не занято. выход Операция -- Устройство занято или не оборудованоX. Операция ввода -- Опрос и данные InXi. резюме TABLE OF CONTENTSI. background of the InventionIi. brief Summary of the InventionIii. brief Description of the DrawingsIv. introductory Description of the InventionV. general Description of the Preferred Embodiment5.1 Instruction Set5.2 Latch and I/O Source/Destination5.3 RAM Source/Destination5.4 Latch and I/O Sources5.5 Latch DestinationsVi. data Flow6.1 Source/Destination Decode6.2 Bus In6.3 Op-Code Decode, Alu & Branch6.4 Bus Out S/R's6.5 Bus Out Latches6.6 Latch Timing & Clock A6.7 instruction Counter6.8 Poll/Bit Counter6.9 Loop Sync Control6.10 I/O Interface Logic (Output Operation)6.11 I/O Interface Logic (Input Operation)6.12 RAM6.13 rom6.14 wait Sync6.15 Clock LogicVii. microprogramming7.1 General7.2 Program Segments7.3 Tables7.4 Slot Sharing ExampleViii. output Operation -- Device Not BusyIx. output Operation -- Device Busy or not equippedX. input Operation -- Polling and Data InXi. summary ВВОДНОЕ ОПИСАНИЕ ИЗОБРЕТЕНИЯ INTRODUCTORY DESCRIPTION OF THE INVENTION Ссылаясь на фиг. 1 показана общая блок-схема адаптера оконечного контура (TLA), в котором реализовано изобретение. Адаптер оконечного контура соединен последовательно с контуром передачи, как показано в указанной выше патентной заявке McClearn et al. Петлевое соединение осуществляется посредством линии приема 10, которая принимает биты из цикла, и линии передачи 12, которая размещает биты в цикле. Для синхронизации передачи данных предусмотрено управление циклической синхронизацией в соответствии с заявкой McClearn et al. Управление циклической синхронизацией генерирует линию синхронизации отправки и линию синхронизации приема, посредством чего данные вводятся в TLA и выходят из него. Защелка 16 предварительной передачи предусмотрена последовательно с защелкой 18 передачи для буферизации принятых битов перед повторной передачей в цикл. Referring to FIG. 1, an overall block diagram of a terminal loop adapter (TLA) in which the invention is embodied is shown. The terminal loop adapter is connected in series with a transmission loop as shown in the above-identified McClearn et al patent application. The loop connection is made by means of a receive line 10 which receives bits from the loop and a send line 12 which places bits on the loop. A loop sync control is provided for synchronizing data transmission in accordance with the McClearn et al application. The loop sync control generates a send sync and a receive sync line whereby the data are gated into and out of the TLA. A presend latch 16 is provided in series with a send latch 18 for buffering received bits prior to retransmission onto the loop. TLA состоит из микропроцессора и различных коммутируемых шин для выполнения необходимых функций управления. The TLA is comprised of a microprocessor and various switched busses to perform the necessary control functions. Микропроцессор включает в себя арифметико-логическое устройство 20 с накопителем-защелкой 22, которое служит как вместилищем для результатов арифметических операций, так и входным портом для битов данных, полученных из контура 10. Оперативное запоминающее устройство (ОЗУ) 24 предусмотрено для оперативного хранения, а постоянное запоминающее устройство (ПЗУ) 26 предусмотрено для хранения инструкций. Счетчик команд 28 предназначен для пошагового выполнения инструкций. The microprocessor includes an arithmetic logic unit 20 with an accumulator latch 22 which serves as both a receptacle for the results of arithmetic operations and as an input port for data bits received from the loop 10. A Random Access Memory (RAM) 24 is provided for working storage and a Read Only Memory (ROM) 26 is provided for storing instructions. An instruction counter 28 is provided for stepping through the instructions. Устройства ввода-вывода (например, интерактивные терминалы) подключаются к TLA с помощью элемента управления интерфейсом ввода-вывода 30. Этот элемент управления также подключается к счетчику 32 битов опроса и регистру 34 сдвига выбора для предоставления информации о выборе устройствам ввода-вывода для выбора устройства ввода-вывода. I/O devices (for example, interactive terminals) are attached to the TLA by means of an I/O interface control 30. This control also attaches to a poll bit counter 32 and a select shift register 34 for providing select information to the I/O devices for I/O device selection. Поток данных внутри микропроцессора осуществляется посредством двух шин, входной шины 36 и выходной шины 38. Эти шины являются однопроводными шинами и подключены к множеству переключателей 40 источника и переключателей 42 назначения. Исходные коммутаторы подключены к нескольким исходным линиям, а целевые коммутаторы подключены к нескольким целевым линиям. Одна из линий назначения соединена со сдвиговым регистром 44 вывода данных для предоставления данных в формате, подходящем для обработки устройством ввода/вывода. Data flow within the microprocessor is accomplished by means of two busses, a bus in 36, and a bus out 38. These busses are single wire busses and are connected to a plurality of source switches 40 and destination switches 42. The source switches are connected to a number of source lines and the destination switches are connected to a number of destination lines. One of the destination lines is connected to a data out shift register 44 for providing data in a format suitable for processing by an I/O device. Вход стробирования переключателей 40, 42 источника и назначения соединен с декодером 48 источника/назначения. Декодер источника/назначения подключается к постоянному запоминающему устройству и декодирует инструкции, чтобы тем самым последовательно замыкать или размыкать соответствующие переключатели для обеспечения управления передачей данных в соответствии с информацией, содержащейся в инструкциях. The gate input of the source and destination switches 40, 42 are connected to a source/destination decoder 48. The source/destination decoder is connected to the Read Only Memory and decodes instructions to thereby sequentially close or open respective switches to provide for data transfer control in accordance with information contained in the instructions. Во время работы интерфейс микропроцессора с контуром 10 подключается к микропроцессору с помощью принимаемого синхросигнала, генерируемого устройством 14 управления синхронизацией контура. Управление синхронизацией контура также генерирует импульсы перезапуска (не показаны) во время приема и отправки битов. Микропроцессор последовательно выполняет микропрограмму под управлением счетчика команд 28. Микропроцессор переходит в состояние ожидания, когда он завершает всю предыдущую работу и готов принять следующий бит цикла. Это достигается включением защелки ожидания приема в группе защелок 50. Когда наступает время приема следующего бита, устройство 14 управления циклической синхронизацией генерирует импульс перезапуска, который сбрасывает защелку ожидания приема, тем самым перезапуская микропроцессор в той же точке микропрограммы, где он был остановлен. In operation, the microprocessor interface to the loop 10 is gated to the microprocessor by means of a receive sync signal generated by the loop sync control 14. The loop sync control also generates restart pulses (not shown) at bit receive time and bit send time. The microprocessor steps sequentially through a microprogram under control of the instruction counter 28. The microprocessor enters a wait state when it is finished with all previous work and is ready to receive the next loop bit. This is accomplished by turning on the wait-for-receive latch in the group of latches 50. When it is time to receive the next bit, the loop sync control 14 generates a restart pulse which resets the wait-for-receive latch to thereby restart the microprocessor at the same point in the microprogram where it was stopped. Микропроцессорный интерфейс к устройствам ввода-вывода осуществляется посредством логики 30 управления интерфейсом ввода-вывода. Для операций вывода на устройство микропроцессор загружает адрес устройства и команду устройства или данные в регистр выбора 34 и регистр вывода данных 44 (DOR) соответственно и инициирует передачу в устройство, устанавливая полную защелку DOR в группе замков 50. Элементы управления вводом-выводом после получения действительного сигнала приема от устройства передают содержимое регистра вывода данных 44 в устройство. Когда девятый бит отправлен, интерфейсные элементы управления 30 сбрасывают полную защелку DOR. Микропроцессор контролирует защелку DOR, чтобы определить, завершена ли операция вывода ввода-вывода. The microprocessor interface to the I/O devices is by means of the I/O interface control logic 30. For output operations to a device, the microprocessor loads the device address and device command or data into the select register 34 and the data out register 44 (DOR), respectively, and initiates transfer to the device by setting the DOR full latch in the group of latches 50. The I/O controls, upon receiving a valid accept signal from the device, transmit the contents of data out register 44 to the device. When the ninth bit has been sent, the interface controls 30 reset the DOR full latch. The microprocessor monitors the DOR latch to determine whether or not an I/O output operation has reached completion. Устройства ввода-вывода инициируют операцию ввода, поднимая строку запроса. Микропрограмма проверяет состояние этой линии с помощью соответствующего переключателя источника всякий раз, когда она готова обслужить входной запрос. Микропроцессор инициирует операцию ввода и переводит процессор в состояние ожидания, включив защелку ожидания чтения в группе защелок 50. Поскольку источник запроса неизвестен, операция опроса запускается логикой 30 управления интерфейсом ввода-вывода с помощью счетчика 32 битов опроса. Счетчик битов опроса подключен к регистрам сдвига выбора 34 и проходит через ряд адресов до тех пор, пока не будет найден адрес устройства ввода/вывода. Как только операция опроса завершена, устройство ввода-вывода сбрасывает линию запроса и формирует ответ на запрос. Ответ на запрос сбрасывает триггер ожидания чтения, тем самым перезапуская микропроцессор. Микропроцессор возобновляет пошаговое выполнение последовательных инструкций для выполнения передачи данных из строки данных в оперативную память 24. I/O devices initiate an input operation by raising the request line. The microprogram tests the state of this line by means of the appropriate source switch whenever it is ready to service an input request. The microprocessor initiates the input operation and places the processor in a wait state by turning on the wait-for-read latch in the group of latches 50. Since the source of the request is unknown, a polling operation is started by the I/O interface control logic 30 by means of the poll bit counter 32. The poll bit counter is connected to the select shift registers 34 and steps through a series of addresses until the address of the I/O device is found. Once the poll operation is complete the I/O device drops the request line and raises request response. Request response resets the wait-for-read trigger to thereby restart the microprocessor. The microprocessor resumes stepping through the sequential instructions to perform a data transfer from the data in line to the random access memory 24. ОБЩЕЕ ОПИСАНИЕ ПРЕДПОЧТИТЕЛЬНОГО ВАРИАНТА ВОПЛОЩЕНИЯ GENERAL DESCRIPTION OF THE PREFERRED EMBODIMENT 5.1 Набор инструкций 5.1 Instruction Set 1. LDA = АККУМУЛЯТОР НАГРУЗКИ (из источника) 1. LDA = LOAD ACCUMULATOR (from a Source) 2. АНА = И с Аккумулятором (от Источника) 2. ANA = AND with Accumulator (from a Source) 3.

ORA = ИЛИ с аккумулятором (из источника) ORA = OR with Accumulator (from a Source) 4.

OIA = ИЛИ с аккумулятором (из источника) и инвертировать результат OIA = OR with Accumulator (from a Source) and INVERT the result 5.

LDO = LOAD DATA-OUT сдвиг reg. (из источника) LDO = LOAD DATA-OUT shift reg. (from a Source) 6.

EBZ = ИСКЛЮЧИТЕЛЬНОЕ ИЛИ с соотв. (из источника) и BRANCH, если результат равен нулю. EBZ = EXCLUSIVE-OR with Acc. (from a Source) and BRANCH if the result is zero. EBB = ИСКЛЮЧАЮЩЕЕ ИЛИ с соотв. (из источника) и BRANCH, если результат один. EBB = EXCLUSIVE-OR with Acc. (from a Source) and BRANCH if the result is one. 7.

ADD = ADD с CARRY и ACC. (из источника) Bit Carry Acc. .fwdarw. ADD = ADD with CARRY and ACC. (from a Source)Bit Carry Acc. .fwdarw. Акк. Acc. Кусочек @. Bit @. Кэрри + Бит@. Carry + Bit @. Акк. + Неси @. Акк .fwdarw. Нести Acc. + Carry @. Acc .fwdarw. Carry 8.

LBZ = LOAD Accumulator (из источника) и BRANCH, если результат равен нулю. LBZ = LOAD Accumulator (from a Source) and BRANCH if the result is zero. LBB = LOAD Accumulator (из источника) и BRANCH, если результат равен единице. LBB = LOAD Accumulator (from a Source) and BRANCH if the result is One 9.

LDP = LOAD PRE-SEND (из источника) LDP = LOAD PRE-SEND (from a Source) 10.

STA = STORE Аккумулятор (в пункте назначения) STA = STORE Accumulator (in a Destination) 11.

RST -- СБРОС назначения на НУЛЬ RST -- RESET Destination to ZERO 12.

SET = УСТАНОВИТЬ пункт назначения на ОДИН SET = SET Destination to ONE 13.

UBR = ФИЛИАЛ Безоговорочно UBR = BRANCH Unconditionally 5.2 Защелка и назначение источника ввода/вывода___________________________________________ID Источник назначения___________________________________________SD-0 "ZERO" ЗапаснойSD-1 ACC IND S/RSD-2 FRAME SYNC FRAME SYNCSD-3 "ONE" PROG RESETSD-4 DOR FULL DOR FULLSD-5 PASS MODE PASS MODESD-6 BS-4 ПОДАВЛЕНИЕSD-7 ЗАПРОС ЗапаснойSD-8 DISABLE TLA WAIT FOR READSD-9 BS-1 WAIT FOR RECSD-10 BS-2 PRE SENDSD-11 CARRY CARRYSD-12 BS -8 DATA OUT S/RSD-13 SEL S/R SEL S/RSD-14 DATA IN ЗапаснойSd-15 PASS MODE I/O Запасной___________________________________________ 5.2 Latch and I/O Source Destination______________________________________ID Source Destination______________________________________SD-0 "ZERO" SpareSD-1 ACC IND S/RSD-2 FRAME SYNC FRAME SYNCSD-3 "ONE" PROG RESETSD-4 DOR FULL DOR FULLSD-5 PASS MODE PASS MODESD-6 BS-4 SUPPRESSSD-7 REQUEST SpareSD-8 DISABLE TLA WAIT FOR READSD-9 BS-1 WAIT FOR RECSD-10 BS-2 PRE SENDSD-11 CARRY CARRYSD-12 BS-8 DATA OUT S/RSD-13 SEL S/R SEL S/RSD-14 DATA IN SpareSd-15 PASS MODE I/O Spare______________________________________ 5.3 Источник ОЗУ 5.3 RAM Source Destination Оперативная память (ОЗУ) доступна микропрограмме для хранения данных и управляющей информации. Random Access Memory (RAM) is available to the microprogram for the storage of data and control information. Эта память имеет ширину один бит и доступна как источник для любой исходной операции и как место назначения для операций сохранения, сброса и установки. This memory is one bit wide and is accessed as a source by any source operation and as a destination by the Store, Reset and Set operations. 5.4 Защелки и источники ввода/вывода 5.4 Latch and I/O Sources SD-0 "НОЛЬ" Источник SD-0 "ZERO" Source Источник «ZERO» предоставляет логический 0 для операций загрузки или соединения и арифметический 0 для операции ADD. Source "ZERO" supplies logical 0 for load or connective ops and arithmetic 0 for the ADD op. Для этого не требуется никаких аппаратных средств, так как это обусловлено отсутствием входа источника АЛУ. No hardware is needed for this since it is conditioned by the absence of an ALU source input. СД-1 "АКК" Источник