новая папка / 4006467

4006467-Desc-ru var ctx = "/emtp"; The translation is almost like a human translation. The translation is understandable and actionable, with all critical information accurately transferred. Most parts of the text are well written using a language consistent with patent literature. The translation is understandable and actionable, with most critical information accurately transferred. Some parts of the text are well written using a language consistent with patent literature. The translation is understandable and actionable to some extent, with some critical information accurately transferred. The translation is not entirely understandable and actionable, with some critical information accurately transferred, but with significant stylistic or grammatical errors. The translation is absolutely not comprehensible or little information is accurately transferred. Please first refresh the page with "CTRL-F5". (Click on the translated text to submit corrections)

Patent Translate Powered by EPO and Google

French

German

  Albanian

Bulgarian

Croatian

Czech

Danish

Dutch

Estonian

Finnish

Greek

Hungarian

Icelandic

Italian

Latvian

Lithuanian

Macedonian

Norwegian

Polish

Portuguese

Romanian

Serbian

Slovak

Slovene

Spanish

Swedish

Turkish

  Chinese

Japanese

Korean

Russian

      PDF (only translation) PDF (original and translation)

Please help us to improve the translation quality. Your opinion on this translation: Human translation

Very good

Good

Acceptable

Rather bad

Very bad

Your reason for this translation: Overall information

Patent search

Patent examination

FAQ Help Legal notice Contact УведомлениеЭтот перевод сделан компьютером. Невозможно гарантировать, что он является ясным, точным, полным, верным или отвечает конкретным целям. Важные решения, такие как относящиеся к коммерции или финансовые решения, не должны основываться на продукте машинного перевода.

ОПИСАНИЕ ИЗОБРЕТЕНИЯ US4006467A[]

ПРЕДПОСЫЛКИ СОЗДАНИЯ ИЗОБРЕТЕНИЯ BACKGROUND OF THE INVENTION 1.

Область изобретения Field of the Invention Настоящее изобретение в целом относится к системам памяти для систем электронной обработки данных и, в частности, к усовершенствованной организации памяти с побитовой организацией, которая обеспечивает систему ОЗУ с исправлением ошибок. This invention relates generally to memory systems for electronic data processing systems and, in particular, to an improved bit-organized memory organization which provides an error-correctible RAM system. 2.

Описание предшествующего уровня техники Description of the Prior Art В последние годы системы обработки данных эволюционировали в сторону более эффективных и крупных систем. In recent years data processing systems have been evolving towards more efficient and larger systems. Критическое значение для этих систем обработки данных имеют их системы памяти. Of critical importance to these data processing systems are their memory systems. Тенденции в развитии систем обработки данных сопровождались развитием очень больших систем памяти, и им в значительной степени способствовало развитие. Trends in the development of data processing systems have been paralleled, and significantly aided, by the development of very large memory systems. Среди требований, предъявляемых к системам памяти, — чрезвычайно высокая точность. Поскольку это требование обычно превышает рентабельные решения для обеспечения безошибочных компонентов и организаций, системы памяти обычно снабжены подсистемами обнаружения и исправления ошибок (EDAC). Часть обнаружения подсистемы EDAC обнаружит наличие ошибок в связанной с ней системе памяти. Однако исправительная часть системы EDAC обычно ограничивается исправлением только тех ошибок, которые составляют один бит на слово. Это означает, что многобитовые ошибки (ошибки, возникающие более чем в одном бите на слово) могут быть обнаружены, но не исправлены, и это приведет к необходимости системных издержек. Накладные расходы системы могут быть в форме других средств для исправления этих ошибок (таких как программное обеспечение или, возможно, привести к отключению системы до тех пор, пока ошибки не будут изолированы и исправлены. Накладные расходы чрезвычайно затратны, и поэтому крайне желательно свести к минимуму причину такого возникновения, а именно многобитовые ошибки. Among the requirements for memory systems is need for extremely high accuracy. Since this requirement generally exceeds cost-effective solutions for providing error-free components and organizations, memory systems are generally provided with error-detection and correction (EDAC) subsystems. The detection part of an EDAC subsystem will detect the presence of errors within its associated memory system. However, the correction portion of the EDAC system is generally limited to correcting only those errors are one-bit per word. This means that multi-bit errors (an error occurring in more than one bit per word) can be detected but not corrected, and will result in the requirement for system overhead. System overhead may be in the form of other means to correct these errors (such as softwear or possibly result in shutting down the system until the errors can be isolated and corrected. Overhead is extremely costly and therefore it is highly desirable to minimize the cause of such an occurrence, namely, multi-bit errors. Системы памяти обычно состоят из полупроводниковых микросхем, таких как оперативная память (ОЗУ). В общем, есть три различных причины ошибок в системе памяти: Memory systems are typically comprised of semiconductor chips such as random access memories (RAMs). In general, there are three different causes of errors in a memory system: 1 НЕИСПРАВНОСТЬ ПОЛУПРОВОДНИКОВЫХ ЧИПОВ ПАМЯТИ, 1 FAULTY SEMICONDUCTOR MEMORY CHIPS, 2 НЕИСПРАВНОСТИ СООТВЕТСТВУЮЩЕГО ОБОРУДОВАНИЯ ПАМЯТИ И 2 FAULTS WITHIN ASSOCIATED MEMORY HARDWARE, AND 3

ОШИБОЧНЫЕ ФАКТОРЫ В СРЕДЕ ПАМЯТИ. ERROR CAUSING FACTORS WITHIN THE MEMORY ENVIRONMENT. Первая врата говорит сама за себя. The first gategory is self-explanatory. Вторая категория включает неисправности в таких связанных схемах, как логика, драйверы, приемники и т. д., или различные типы коротких замыканий (например, вызванные ослаблением пайки или вибрацией системы). К третьей категории относятся такие факторы, как тепло, атмосферное давление, влажность или воздействие света. Настоящее изобретение направлено на ошибки, являющиеся результатом первой или второй категорий. Его эффект заключается в том, чтобы ограничить ошибки, вызванные этими факторами, до одного бита на слово и, следовательно, исправить ошибки. В надлежащим образом сконструированной системе, такой как описанная здесь, это может привести к общему эффекту ограничения примерно девяноста процентов всех ошибок памяти до ошибок в один бит на слово. The second category includes faults within such associated circuitry as logic, drivers, receivers, etc. or various types of shorts (for example, those caused by loose solder or system vibration). The third category includes such factors as heat, atmospheric pressure, humidity or exposure to light. The present invention is directed to errors resulting from the first or second categories. Its affect is to limit errors caused by these factors to only one-bit per word and hence be error-correctible. In an appropriately designed system, such as that disclosed herein, this can have the overall effect of limiting approximately ninety percent of all memory errors to one-bit per word errors. ОБЪЕКТЫ ИЗОБРЕТЕНИЯ OBJECTS OF THE INVENTION Таким образом, целью настоящего изобретения является создание усовершенствованной системы памяти. It is an object of the present invention, therefore, to provide an improved memory system. Другой целью настоящего изобретения является создание системы памяти с относительно большим средним временем наработки на отказ (MTBF). It is another object of the present invention to provide a memory system with a relatively long mean-time between failures (MTBF). Другой целью настоящего изобретения является создание организации системы памяти, которая сводит к минимуму ошибки в упомянутой системе памяти, так что они преимущественно исправимы. It is another object of the present invention to provide an organization for a memory system which minimizes errors within said memory system such that they are predominantly error-correctible. Еще одной целью настоящего изобретения является обеспечение организации системы памяти, которая сводит к минимуму возникновение многобитовых ошибок в указанной системе памяти. It is still another object of the present invention to provide an organization for a memory system which minimizes the occurrence of multi-bit errors within said memory system. Еще одной целью настоящего изобретения является создание системы, которая изолирует ошибку в одном компоненте системы памяти от других компонентов системы, так что возникает только одна ошибка на слово. It is yet another object of the present invention to provide a system which isolates an error in one component of the memory system from other components of the system such that only one-but errors per word occur. Другие цели и преимущества станут очевидными из следующего описания предпочтительного варианта осуществления изобретения при его прочтении вместе с чертежами, содержащимися здесь. Other objects and benefits will become apparent from the following description of the preferred embodiment of the invention when read in conjunction with the drawings contained herewith. СУЩНОСТЬ ИЗОБРЕТЕНИЯ SUMMARY OF THE INVENTION Раскрыта организация памяти, которая содержит усовершенствованную систему ОЗУ с побитовой организацией. Организация фокусируется на уровне битов и существенно ограничивает ошибки в указанной системе памяти, так что они составляют только один бит на слово и, следовательно, могут быть исправлены с помощью существующих средств обнаружения и исправления ошибок. A memory organization is disclosed which comprises an improved, bit-organized RAM system. The organization focuses on the bit level and substantially limits errors within said memory system such that they are only one-bit per word and hence error-correctible by existing error detection and correction means. Обычно доступные ОЗУ организованы (например, на логической плате) таким образом, что каждый бит слова находится на другом чипе ОЗУ и управляется отдельным драйвером. Более конкретно, микросхемы RAM организованы в блоки. Каждый из блоков содержит множество микросхем и имеет связанный с ним уникальный драйвер. В системе памяти есть n блоков для n-битных слов. Каждый блок содержит один бит каждого слова. Таким образом, сбой в схеме драйвера или микросхеме приводит к ошибке только в один бит на слово. Commonly available RAMs are organized (e.g. on a logic board) such that each bit of a word is found on a different RAM chip and driven by a distinct driver. More specifically, the RAM chips are oganized into blocks. Each of the blocks contains a plurality of chips and has a unique driver associated with it. There are n blocks for n-bit words in the memory system. Each block contains one bit of each word. In this manner a malfunction in a driver circuit or in a chip results in only a one-bit error per word. Раскрыта связанная схема для мультиплексирования адресации и буферизации такой системы памяти. Ошибки в связанных схемах этого типа, а также ошибки в среде системы памяти могут привести к многобитовым ошибкам на слово, но, тем не менее, изобретение обеспечивает усовершенствованную систему, в которой приблизительно 90% всех ошибок являются исправимыми. Associated circuitry is disclosed for addressing multiplexing, and buffering such a memory system. Errors in this type of related circuitry as well as errors within the memory system environment may result in multi-bit errors per word, but the invention nonetheless provides an improved system with approximately 90% of all errors being error-correctible. КРАТКОЕ ОПИСАНИЕ РИСУНКОВ BRIEF DESCRIPTION OF THE DRAWINGS ИНЖИР. 1 представляет собой схематическую диаграмму, показывающую организацию микросхем ОЗУ для 20-битных слов и соответствующих схем в системе памяти в соответствии с настоящим изобретением; FIG. 1 is a schematic diagram showing an organization of RAM chips for 20-bit words and associated circuitry within a memory system according to the present invention; ИНЖИР. 2 представляет собой диаграмму, показывающую 32К×. 1 битовый массив с соответствующими схемами драйверов и средствами адресации для организации памяти; FIG. 2 is a diagram showing a 32K .times. 1 bit array with associated driver circuits and addressing means for the memory organization; ИНЖИР. 3 является схемой, показывающей средство адресации микросхем по фиг. 1 и 2 более подробно; FIG. 3 is a diagram showing the chip addressing means of FIGS. 1 and 2 in greater detail; ИНЖИР. 4 представляет собой схему, показывающую средство адресации блоков по фиг. 1 и 2 более подробно; а также FIG. 4 is a diagram showing the block addressing means of FIGS. 1 and 2 in greater detail; and ИНЖИР. 5 представляет собой схему, показывающую схемы буфера данных по фиг. 1 и 2 более подробно. FIG. 5 is a diagram showing the data buffer circuits of FIGS. 1 and 2 in greater detail. ОПИСАНИЕ ПРЕДПОЧТИТЕЛЬНОГО ВАРИАНТА ВОПЛОЩЕНИЯ DESCRIPTION OF THE PREFERRED EMBODIMENT Обращаясь теперь к фиг. 1 показана блок-схема организации памяти в соответствии с настоящим изобретением. Основные компоненты фиг. 1 — подразделы памяти 100 и 600. Подсекция 100 памяти состоит из 10 блоков памяти с 200 по 290, каждый из которых связан со схемой драйвера с 300 по 390 соответственно. Каждый блок 200-290 состоит из множества микросхем ОЗУ. В предпочтительном варианте осуществления в каждом блоке используется восемь ОЗУ по 4 КБ, что дает возможность хранения 32 КБ битов в каждом блоке и 32 КБ слов в системе памяти. Схемы 300-390 драйвера обеспечивают сигналы для адресации местоположения в микросхемах ОЗУ, содержащих блоки 200-290 соответственно. Эти сигналы подаются параллельно на все микросхемы всех блоков в системе памяти. Соответственно, чтобы определить, к какой из микросхем ОЗУ в каждом блоке должен быть осуществлен доступ, схема 150 адреса блока подает сигналы параллельно блокам 200-290 (хотя на фиг. 1 показаны только соединения с блоками 240 и 250). Таким образом, одновременно выбирается только одна микросхема в каждом из блоков, хотя все блоки адресуются одновременно. Referring now to FIG. 1, a block diagram of the memory organization of the present invention is shown. The main components of FIG. 1 are memory subsections 100 and 600. Memory subsection 100 is made up of 10 memory blocks 200 to 290, each with an associated driver circuit 300 to 390, respectively. Each block 200 to 290 is comprised of a plurality of RAM chips. In the preferred embodiment, eight 4K RAMs are used in each block, resulting in storage capability for 32K bits in each block and 32K words within the memory system. Driver circuits 300 to 390 provide signals for addressing a location within the RAM chips comprising blocks 200 to 290 respectively. These signals are provided in parallel to all of the chips on all of the blocks in the memory system. Accordingly, to determine which of the RAM chips in each block is to be accessed, block address circuit 150 provides signals in parallel to blocks 200 to 290 (although only the connections to blocks 240 and 250 are shown in FIG. 1). In this manner only one chip in each of the blocks is selected at a time, although all of the blocks are simultaneously addressed. Схема 400 буфера данных действует как входной и выходной буфер для системы памяти и соединена с блоками 200-290 шинами данных, соединенными с каждым блоком. Каждая из шин данных параллельно передает сигналы к каждому из чипов в соответствующем блоке и от него. Data buffer circuit 400 acts as an input and output buffer for the memory system and is connected to blocks 200 to 290 by data buses connected to each block. Each of the data buses carries the signals to and from each of the chips in the associated block in parallel. Подсекция 600 памяти симметрична подсекции 100, описанной выше. Он состоит из 10 блоков памяти с 700 по 790, каждый со связанной схемой драйвера с 800 по 890 соответственно. Каждый блок 700-790 состоит из множества микросхем ОЗУ. Схемы 800-890 драйвера обеспечивают параллельные сигналы для адресации местоположения в микросхемах ОЗУ, содержащих блоки 700-790 соответственно. Схема блочной адресации 650 подает сигналы параллельно блокам 700-790 (хотя на фиг. 1 показано только соединение с блоками 740 и 750), которые определяют, к какой из микросхем ОЗУ, составляющих каждый из блоков 700-790, должен быть осуществлен доступ. . Схема 900 буфера данных действует как входной и выходной буфер для сигналов, передаваемых в подраздел 600 и принимаемых от него по шинам данных, соответствующим каждому из блоков 700-790. Memory subsection 600 is symmetric to subsection 100 described supra. It is comprised of 10 memory blocks 700 to 790, each with an associated driver circuit 800 to 890 respectively. Each block 700 to 790 is comprised of a plurality of RAM chips. Driver circuits 800 to 890 provide signals in parallel for addressing a location within the RAM chips comprising blocks 700 to 790 respectively. Block address circuit 650 provides signals in parallel to blocks 700 to 790 (although only the connection to blocks 740 and 750 are shown in FIG. 1) which determine which one of the RAM chips comprising each of the blocks 700 to 790 is to be accessed. Data buffer circuit 900 acts as an input and output buffer for signals transmitted to and received from subsection 600 via data buses corresponding to each of the blocks 700 to 790. Специалисту в данной области техники будет очевидно, что схемы 400 и 900 буфера данных могут быть объединены в единую схему буфера данных. Двунаправленные или пары однонаправленных шин данных могут использоваться вместе с этими схемами буфера данных, не выходя за рамки сущности и объема настоящего изобретения. Точно так же схемы блочной адресации 150 и 650 могут быть объединены в некоторых реализациях. It will be apparent to one of ordinary skill in the art that data buffer circuits 400 and 900 can be combined into a single data buffer circuit. Bidirectional or pairs of unidirectional data buses may be used in conjunction with these data buffer circuits without departing from the spirit and scope of the present invention. Similarly, block address circuits 150 and 650 may be combined in certain implementations. Схема 500 адреса микросхемы реагирует на внешние управляющие и адресные сигналы. Он посылает сигналы через управляющую шину 550 в схемы драйверов с 300 по 390 и с 800 по 890. Как будет видно из приведенного ниже описания, все схемы драйверов получают сигналы от шины 550 управления параллельно. Chip address circuit 500 is responsive to external control and address signals. It sends signals over control bus 550 to driver circuits 300 to 390 and 800 to 890. As will be evident from the description below, all of the driver circuits receive signals from control bus 550 in parallel. Обращаясь теперь к фиг. 2 дана более подробная схема, показывающая один из блоков 200-290 и 700-790 на фиг. 1 и связанную с ним схему драйвера более подробно. На фиг. 2 показан блок 230 и соответствующая схема 330 драйвера, но специалисту в данной области техники очевидно, что каждый из блоков 200-290 и связанных драйверов 300-390 идентичны. Точно так же блоки 700-790 и драйверы 800-890 идентичны блоку 230 и схеме 330 драйвера, показанным на фиг. 2, за исключением замены схемы 650 адреса блока на схему 150 адреса блока и подключения к схеме 900 буфера данных вместо схемы 400 буфера данных. Схема 500 адреса микросхемы подает сигналы параллельно всем схемам драйверов 300-390 и 800-890 по шине управления 550. На фиг. 2 показана шина 550 управления, состоящая из 9 проводов или шин. Каждая из этих линий соединена с драйвером 331-339 в схеме 330 драйвера. Три сигнала (Gated W, Gated CAS и CS) являются управляющими сигналами для чипов RAM. Referring now to FIG. 2 a more detailed diagram is given showing one of the blocks 200 to 290 and 700 to 790 of FIG. 1 and its associated driver circuit in greater detail. In FIG. 2, block 230 and associated driver circuit 330 is given, but it is obvious to one skilled in the art that each of blocks 200 to 290 and associated drivers 300 to 390 are identical. Similarly blocks 700 to 790 and drivers 800 to 890 are identical to block 230 and driver circuit 330 shown in FIG. 2, except for substitution of block address circuit 650 for block address circuit 150 and connection to data buffer circuit 900 instead of data buffer circuit 400. Chip address circuit 500 provides signals in parallel to all of the driver circuits 300 to 390 and 800 to 890 over control bus 550. In FIG. 2, control bus 550 is shown as being comprised of 9 wires or buses. Each of these lines is connected to a driver 331 to 339 within driver circuit 330. Three signals (gated W, gated CAS and CS) are control signals for the RAM chips. Остальные шесть сигналов предназначены для адресации места внутри микросхемы ОЗУ. Предусмотрено двухуровневое мультиплексирование (как описано ниже), которое подает на микросхемы эквивалент 12 адресных сигналов. Специалист в данной области поймет, что для адресации системы 4K требуется 12 двоичных сигналов, так как 2@12 = 4096. Сигналы от драйверов 331-339 посылаются параллельно всем микросхемам, составляющим блок 230. The remaining six signals are for addressing a location within a RAM chip. Two-level multiplexing is given (as described below) which provides the equivalent of 12 address signals to the chips. One of ordinary skill in the art will recognize that 12 binary signals are required for addressing a 4K system, as 2@12 = 4096. Signals from drivers 331 to 339 are sent in parallel to all the chips comprising block 230. Блок 230 показан состоящим из восьми микросхем с 231 по 238. В предпочтительном варианте осуществления используются микросхемы 4K MOS RAM (которые совместимы с TTL). Микросхемы 231-238 адресуются параллельно сигналами от схемы 330 драйвера. Однако желательно иметь доступ только к одной из этих микросхем в любой момент времени. Сигналы, подаваемые на блоки 200-290 параллельно схемой 150 адреса блока, выполняют эту функцию выбора микросхемы. Данные отправляются в блок 230 по линии DI ввода данных из схемы 400 буфера данных и из блока 230 по линии вывода данных DO в схему 400 буфера данных. Для каждого блока предусмотрена уникальная пара линий ввода и вывода данных. Таким образом, передача данных ко всем блокам и из них выполняется параллельно, тем самым обеспечивая параллельный доступ ко всем битам в слове. Block 230 is shown as comprised of eight chips 231 to 238. In the preferred embodiment 4K MOS RAM chips are used (which are TTL compatible). Chips 231 to 238 are addressed in parallel by the signals from driver circuit 330. However, it is desired to access only one of these chips at any one time. Signals provided to the blocks 200 to 290 in parallel by block address circuit 150 perform this chip select function. Data is sent to block 230 over the data-in line DI from data buffer circuit 400 and from block 230 over the data-out line DO to data buffer circuit 400. A unique pair of data-in and data-out lines is provided for each block. In this manner, transmission of data to and from all of the blocks is performed in parallel, thereby providing access to all of the bits in a word in parallel. Что касается остальных фигур, предполагается, что раскрытая организация памяти работает в среде системы памяти, которая обеспечивает адреса и управляющие сигналы. Функциональные аспекты этих сигналов описаны ниже. Кроме того, следующая таблица поможет лучше понять сигналы:______________________________________CS -- Выбор микросхемыCAS -- Строб адреса столбцаRAS -- Строб адреса строкиBS1–BS4 - - Сигналы выбора платыW -- ЗаписьWLATCH -- Защелка записиRLATCH -- Защелка чтенияот A0 до A14 -- Адресные сигналы___________________________________________ With respect to the remaining figures, it is assumed that the memory organization disclosed is operational within a memory system environment which provides address and control signals. The functional aspects of these signals are described infra. Additionally the following table will provide a better understanding of the signals:______________________________________CS -- Chip SelectCAS -- Column Address StrobeRAS -- Row Address StrobeBS1 to BS4 -- Board Select SignalsW -- WriteWLATCH -- Write LatchRLATCH -- Read LatchA0 to A14 -- Address Signals______________________________________ Обращаясь теперь к фиг. 3 схема 500 адреса микросхемы показана более подробно. Двенадцать адресных сигналов от A0 до A11 принимаются схемой 500. Сигналы от A0 до A11 принимаются компонентом 510, который представляет собой обычный мультиплексор. Мультиплексор 510 включается сигналом BS, а также реагирует на управляющий (мультиплексирующий) сигнал CAS. Мультиплексор 510 генерирует два набора из шести адресных сигналов, в зависимости от состояния сигнала CAS, для передачи в схемы 300-390 и 800-890 драйвера, как обсуждалось выше. Первый набор из 6 сигналов соответствует шести входным строкам; второй набор из 6 сигналов соответствует шести входам столбца. Схема 500 адреса микросхемы также подает 3 управляющих сигнала на микросхемы через схемы драйвера. Сигнал CAS задерживается на задержку 520 и используется для стробирования в адресных сигналах столбца. Задержка схемы задержки 520 соответствует задержке, присущей работе мультиплексора 510. Наличие сигнала записи W заставит микросхемы, к которым осуществляется доступ, работать в режиме записи; его отсутствие вызовет работу в режиме чтения. Referring now to FIG. 3, chip address circuit 500 is shown in greater detail. Twelve address signals A0 to A11 are received by circuit 500. The signals A0 to A11 are received by component 510 which is a conventional multiplexer. Multiplexer 510 is enabled by a signal BS and is also responsive to a control (multiplexing) signal CAS. Multiplexer 510 generates two sets of six address signals, dependent upon the state of the CAS signal, for transmission to the driver circuits 300 to 390 and 800 to 890 as discussed above. The first set of 6 signals corresponds to six row inputs; the second set of 6 signals corresponds to six column inputs. Chip address circuit 500 also provides 3 control signals to the chips via the driver circuits. The CAS signal is delayed by delay 520 and used for strobing in the column address signals. The delay of the delay circuit 520 corresponds to the delay inherent in the operation of multiplexer 510. The presence of a write signal W will cause the accessed chips to operate in a write mode; its absence will cause operation in a read mode. Сигнал CS используется во время режима работы обновления. Он отключает половину (столбец) каждого чипа и тем самым снижает энергопотребление во время обновления. The CS signal is used during a refresh mode of operation. It disables half (the column) of each chip and thereby reduces power requirements during a refresh. Следует отметить, что сигналы W и CAS стробируются по сигналу BS вентилями 540 и 545 соответственно. Сигнал БС соответствует выбору одной платы системы памяти. ИНЖИР. 1 показывает 32K .time. 20-битная система памяти слов или плата памяти. Такие платы могут быть объединены для формирования более крупных систем памяти. Например, если 16 плат, каждая из которых идентична фиг. 1 объединены, 516K .times. 20-битные результаты памяти слов. Однако в дополнение к адресации внутри каждой платы требуется функция адресации платы. Эту функцию может выполнять декодер 1 из 16. Строб 530 показывает одну часть такого декодера 1-из-16, который можно найти на одной из плат и использовать для генерирования сигнала BS выбора платы для этой платы. Хотя декодирующий вентиль 530 показан как часть адресной схемы 500 микросхемы, специалисту в данной области техники будет очевидно, что его можно разместить в любом удобном месте на плате памяти. It is noted that the W and CAS signals are gated by the BS signal by gates 540 and 545 respectively. The BS signal corresponds to the selection of one board of a memory system. FIG. 1 shows a 32K .times. 20 bit word memory system or memory board. Such boards may be combined to form larger memory systems. For example, if 16 boards, each identical to FIG. 1 are combined, a 516K .times. 20 bit word memory results. However, in addition to addressing within each board, a board addressing function is required. A 1-of-16 decoder may perform this function. Gate 530 shows one part of such a 1-of-16 decoder, which may be found on one of the boards, and used to generate the board select BS signal for that board. Although decoding gate 530 is shown as part of chip address circuit 500, it will be obvious to one of ordinary skill in the art that it may be placed in any convenient location on a memory board. Обращаясь теперь к фиг. 4 схема 150 блочного адреса показана более подробно. В предпочтительном варианте схемы 150 и 650 идентичны. Соответственно, вместо двух можно использовать один блок. Однако это удвоит влияние любой ошибки из-за неисправности в блоке, что станет более вероятным из-за повышенной нагрузки и напряжения в цепи. Базовым компонентом схемы 150 (или схемы 650) является декодер 160 1 из 8. Декодер 160 принимает входные сигналы A12-A14 и генерирует сигнал по одной из своих входных линий 151-158. Таким образом, в любой момент времени выбирается только одно из восьми ОЗУ, содержащих каждый блок. Декодер 160 активируется сигналом BS. Кроме того, декодер 160 реагирует на сигнал обновления CS через терминал блокировки, так что во время режима обновления рабочих линий 151-158 все переносят высокие сигналы, так что вся система памяти (т.е. все микросхемы) будет обновлена. Сигнал CS может быть подключен к линиям 151-158 через усилители или через логику, внутреннюю для декодера 160, для достижения этой функциональности. Referring now to FIG. 4, block address circuit 150 is shown in greater detail. In the preferred embodiment circuits 150 and 650 are identical. Accordingly, a single unit may be used instead of two. However, this will double the impact of any error due to a malfunction in the unit, which will become more probably due to the increased load and stress on the circuit. The basic component of circuit 150 (or circuit 650) is a 1-of-8 decoder 160. Decoder 160 receives input signals A12 to A14 and generates a signal over one of its input lines 151 to 158. In this manner, only one of the eight RAMs comprising each block is selected at any one time. Decoder 160 is enabled by signal BS. Additionally, decoder 160 is responsive to refresh signal CS via an override terminal, such that during a refresh mode of operation lines 151 to 158 all carry high signals so that the entire memory system (i.e. all of the chips) will be refreshed. Signal CS may be coupled to line 151 to 158 via amplifiers or via logic internal to decoder 160 to achieve this functionality. Точно так же сигнал RAS может стробироваться с каждой из линий 151-158 декодера 1 из 8. Сигнал RAS используется для синхронизации или стробирования адресных сигналов RAM A0-A5. Similarly a RAS signal may be gated with each of the 1-of-8 decoder lines 151 to 158. The RAS signal is used to time or strobe into the RAMs address signals A0-A5. Обращаясь теперь к фиг. 5 более подробно показана схема 400 буфера данных. (Схема 900 буфера данных идентична, за исключением ее соединения с блоками 700-790). Буфер 400 состоит из 10-битного регистра хранения 410. Регистр 410 получает 10 сигналов параллельно по линиям ввода данных от других частей системы обработки данных и, когда он активируется фиксирующим сигналом WLATCH (который стробируется сигналом BS вентилем 430), сохраняет данные, представленные его входными сигналами. Затем эти данные доступны для передачи в соответствующие блоки 200-290 по 10 линиям ввода данных, таким как линия DI в блок 230. Referring now to FIG. 5, data buffer circuit 400 is shown in greater detail. (Data buffer circuit 900 is identical except for its connection to blocks 700 to 790). Buffer 400 is comprised of 10-bit storage register 410. Register 410 receives 10 signals in parallel over data input lines from other parts of the data processing system, and when enabled by a latching signal WLATCH (which is gated by the signal BS by gate 430), stores the data represented by its input signals. This data is then available for transmission to corresponding blocks 200 to 290 via the 10 data-in lines, such as line DI to block 230. Буфер 400 также состоит из 10-битного регистра хранения 450. Регистр 450 получает сигналы параллельно через 10 линий вывода данных из блоков 200-290, таких как линия DO из блока 230. Регистр 450, когда он включен фиксирующим сигналом RLATCH (который стробируется сигналом BS вентилем 470), сохраняет данные, представленные его входными сигналами. Затем эти данные доступны для передачи в другие части системы обработки данных. Выходные сигналы из регистра 450 стробируются инверторными вентилями 480-489, которые включаются стробирующим сигналом считывания RS (который стробируется сигналом BS вентилем 490). Поэтому следует отметить, что эта система памяти инвертирует свой вход на свой выход. Buffer 400 is also comprised of 10-bit storage register 450. Register 450 receives signals in parallel via the 10 data-out lines from blocks 200 to 290, such as line DO from block 230. Register 450, when enabled by a latching signal RLATCH (which is gated by the signal BS by gate 470), stores the data represented by its input signals. This data is then available for transmission to other parts of the data processing system. Output signals from register 450 are gated by inverter gates 480 to 489, which are enabled by a read strobe signal RS (which is gated by the signal BS by gate 490). It is noted, therefore, that this memory system inverts from its input to its output. Подробно описанная выше организация памяти состоит из множества микросхем ОЗУ. Предпочтительный вариант осуществления был описан для использования с микросхемами MOS RAM 4K, совместимыми с TTL. Поскольку каждый блок состоит из 8 микросхем, предусмотрена система памяти объемом 32 КБ. Каждая секция состоит из 10 блоков и 2 параллельных секций. Это обеспечивает 20-битные слова, каждый бит каждого слова находится в другом блоке. В целом организация памяти обеспечивает систему памяти 32 КБ на 20 бит. Очевидно, что изменение этой организации возможно. Например, 64K .times. 10-битная система слов может быть легко обеспечена логическим стробированием входных и выходных сигналов. The memory organization described in detail above is comprised of a plurality of RAM chips. The preferred embodiment has been described for usage with 4K MOS RAM chips which are TTL compatible. Since each block is comprised of 8 chips, a 32K memory system is provided. Each section is comprised of 10 blocks and there are 2 parallel sections. This provides for 20-bit words, each bit of each word found in a different block. Overall the memory organization provides a 32K by 20 bit memory system. Modification of this organization is clearly possible. For instance, a 64K .times. 10 bit word system can readily be provided by logical gating of input and output signals. Подчеркивается, что каждый бит каждого слова управляется отдельной схемой драйвера, и каждый бит также находится на отдельной микросхеме. Таким образом, ошибки либо в схеме драйвера, либо в микросхеме изолируются до однобитовых ошибок на слово, которые можно исправить с помощью обычных средств обнаружения и исправления ошибок (EDAC). Такое сокращение ошибок до одного бита на слово несовершенно. Например, ошибки в адресных схемах 500, 150 и 650 или в буферных схемах 400 и 900 могут привести к множественным битовым ошибкам в слове, ошибкам, которые не могут быть исправлены. Тем не менее, больший процент системы сводит к минимуму многобитовые ошибки, в результате чего среднее время наработки на отказ (MTBF) для системы значительно улучшается. It is emphasized that each bit of each word is driven by a distinct driver circuit and each bit is also found on a distinct chip. Errors in either a driver circuit or a chip are therefore isolated to one-bit errors per word which is error correctible by conventional error detection and correction (EDAC) means. This reduction of errors to one-bit per word is imperfect. For example, errors in address circuits 500, 150 and 650 or in buffer circuits 400 and 900 can result in multiple bit errors per word, errors which are not error correctible. Nonetheless, a greater percentage of the system minimizes multi-bit errors, with the result that mean-time between failure (MTBF) for the system is greatly improved. Предоставление отдельных схем драйвера для каждого бита слова (т.е. для каждого блока) имеет другие преимущества в контексте настоящей системы. Чипы управляются параллельно и имеют эффективное сопротивление, связанное с количеством работающих чипов. Неисправный чип изменит импеданс, видимый драйвером, и, следовательно, может повлиять на его работу. В системах предшествующего уровня техники каждый драйвер обычно имеет нагрузку до 80 RAMS. Поскольку в настоящем изобретении только 8 микросхем управляются драйвером одновременно, эта проблема устраняется. Кроме того, поскольку каждый драйвер одновременно управляет только восемью чипами, нагрузка на драйверы снижается. Было установлено, что стресс является основной причиной неисправности водителя. Соответственно улучшается MTBF для водителей, а значит и система. Наконец, использование чипов TTL-драйверов позволяет снизить энергопотребление каждого драйвера. Поскольку настоящее изобретение требует более широкого использования драйверов по сравнению с предшествующим уровнем техники, представлен компромисс, при котором преимущества настоящего изобретения могут быть компенсированы более высокой стоимостью большего количества драйверов. The provision of individual driver circuits for each bit of a word (i.e. for each block) has other advantages in the context of the present system. The chips are driven in parallel and have an effective impedance related to the number of chips which are operational. A defective chip will change the impedance seen by a driver and may therefore affect its performance. In prior art systems each driver typically has a load of up to 80 RAMS. Since the present invention has only 8 chips being driven by a driver at a time, this problem is obviated. Furthermore, since each driver drives only eight chips at a time, the stress on the drivers is reduced. Stress has been found to be a major cause of driver malfunction. Accordingly, MTBF for the drivers, and hence the system is improved. Finally, the use of TTL driver chips allows for lower power requirements for each driver. Since the present invention requires increased usage of drivers over the prior art, a trade-off is presented in which the advantages of the present invention may be offset by the higher cost of more drivers. Однако низкая мощность и стоимость TTL-драйверов эффективно устраняют эту проблему. However, the low power and cost of TTL drivers effectively obviates this problem. Это изобретение предлагает последовательные преимущества по сравнению с предыдущими системами организации памяти. Несмотря на подробное описание варианта осуществления изобретения, специалистам в данной области техники будет очевидно, что изобретение может быть реализовано иным образом без отклонения от сущности и объема настоящего изобретения. This invention offers consistent advantages if compared to previous memory organization systems. While an embodiment of the invention has been described in detail, it will be obvious to those skilled in the art that the invention may be otherwise embodied without departing from the spirit and scope of the present invention.

Please, introduce the following text in the box below Correction Editorclose