новая папка / 4006491

4006491-Desc-ru var ctx = "/emtp"; The translation is almost like a human translation. The translation is understandable and actionable, with all critical information accurately transferred. Most parts of the text are well written using a language consistent with patent literature. The translation is understandable and actionable, with most critical information accurately transferred. Some parts of the text are well written using a language consistent with patent literature. The translation is understandable and actionable to some extent, with some critical information accurately transferred. The translation is not entirely understandable and actionable, with some critical information accurately transferred, but with significant stylistic or grammatical errors. The translation is absolutely not comprehensible or little information is accurately transferred. Please first refresh the page with "CTRL-F5". (Click on the translated text to submit corrections)

Patent Translate Powered by EPO and Google

French

German

  Albanian

Bulgarian

Croatian

Czech

Danish

Dutch

Estonian

Finnish

Greek

Hungarian

Icelandic

Italian

Latvian

Lithuanian

Macedonian

Norwegian

Polish

Portuguese

Romanian

Serbian

Slovak

Slovene

Spanish

Swedish

Turkish

  Chinese

Japanese

Korean

Russian

      PDF (only translation) PDF (original and translation)

Please help us to improve the translation quality. Your opinion on this translation: Human translation

Very good

Good

Acceptable

Rather bad

Very bad

Your reason for this translation: Overall information

Patent search

Patent examination

FAQ Help Legal notice Contact УведомлениеЭтот перевод сделан компьютером. Невозможно гарантировать, что он является ясным, точным, полным, верным или отвечает конкретным целям. Важные решения, такие как относящиеся к коммерции или финансовые решения, не должны основываться на продукте машинного перевода.

ОПИСАНИЕ ИЗОБРЕТЕНИЯ US4006491A[]

ПРЕДПОСЫЛКИ СОЗДАНИЯ ИЗОБРЕТЕНИЯ BACKGROUND OF THE INVENTION В технике хорошо известны устройства на полевых транзисторах с дополнительными интегральными схемами, в которых используются защитные кольцевые структуры, расположенные на расстоянии друг от друга и от областей истока и стока. Недавние достижения в области техники позволили создать конструкции со сжатыми защитными кольцами, в которых защитные кольца упираются или расположены очень близко друг к другу от областей истока и стока различных P-канальных и N-канальных полевых МОП-транзисторов в интегрированной структуре и друг от друга. Однако так называемые структуры со сжатым защитным кольцом имеют характеристики обратного пробоя PN-перехода, которые являются относительно низкими, обычно приблизительно 5-7 вольт. Более традиционные структуры несжатого защитного кольца для комплементарных интегральных схем на полевых транзисторах, также называемые КМОП-интегральными схемами, обычно надлежащим образом работают в широком диапазоне напряжений питания, варьирующихся от менее 3 вольт до более 18 вольт. Таким образом, КМОП-схемы, изготовленные с использованием структуры сжатого защитного кольца, были несовместимы с предыдущими КМОП-схемами без сжатого защитного кольца для высоковольтных приложений. Complementary integrated circuit field effect transistor devices utilizing guard ring structures spaced from each other and from source and drain regions are well known in the art. Recent advances in the art have provided collapsed guard ring structures in which the guard rings abutt or are very closely spaced from source and drain regions of the various P Channel and N Channel MOSFETs in the integrated structure and from each other. However, the so-called collapsed guard ring structures have reverse breakdown PN junction characteristics which are relatively low, typically approximately 5-7 volts. The more conventional non-collapsed guard ring structures for complementry field effect transistor integrated circuits, also called CMOS integrated circuits, typically operate suitably over a wide range of power supply voltages, varying from lower than 3 volts to greater than 18 volts. Thus, CMOS circuits manufactured using the collapsed guard ring structure have been incompatible with prior non-collapsed guard ring CMOS circuits for high voltage applications. СУЩНОСТЬ ИЗОБРЕТЕНИЯ SUMMARY OF THE INVENTION Целью изобретения является создание КМОП-интегральной схемы, имеющей внутреннюю логическую секцию высокой плотности, использующую структуры свернутого защитного кольца, работающего между внешним проводником напряжения и внутренним (или внешним) источником питания, который генерирует напряжение, обеспечивающее внутреннюю высокую плотность логической секции для работы ниже обратного напряжения пробоя структур сжатого защитного кольца, когда на интегральную схему КМОП подается большое напряжение внешнего источника питания. It is an object of the invention to provide a CMOS integrated circuit having an internal high density logic section utilizing collapsed guard ring structures operating between an external voltage conductor and an internal (or external) power supply which generates a voltage which permits the internal high density logic section to operate below the reverse breakdown voltage of the collapsed guard ring structures when large external power supply voltages are applied to the CMOS integrated circuit. Другой целью изобретения является создание КМОП-интегральной схемы, имеющей периферийную схему, использующую структуру несжатого защитного кольца, и внутреннюю часть логической схемы высокой плотности, использующую внутренние структуры источника питания свернутого защитного кольца для подачи питания на внутреннюю часть логической схемы высокой плотности. . It is another object of the invention to provide a CMOS integrated circuit having peripheral circuitry utilizing a non-collapsed guard ring structure and internal high density logic circuitry portion utilizing collapsed guard ring internal power supply structures for supplying power to the internal high density logic circuitry portion. Вкратце, изобретение представляет собой интегральную полупроводниковую микросхему комплементарного полевого транзистора, включающую в себя внутреннюю часть схемы комплементарного полевого транзистора, имеющую связанные с ней сжатые защитные кольца, и вторую периферийную часть схемы комплементарного полевого транзистора, имеющую связанные с ней несжатые защитные кольца. Briefly described, the invention is a complementary field effect transistor integrated semiconductor chip including an internal portion of complementary field effect transistor circuitry having collapsed guard rings associated therewith and a second peripheral portion of complementary field effect transistor circuitry having non-collapsed guard rings associated therewith. КРАТКОЕ ОПИСАНИЕ РИСУНКОВ BRIEF DESCRIPTION OF THE DRAWINGS ИНЖИР. 1 представляет собой блок-схему предпочтительного в настоящее время варианта осуществления изобретения. FIG. 1 is a block diagram of a presently preferred embodiment of the invention. ИНЖИР. 2 представляет собой принципиальную схему варианта осуществления изобретения. FIG. 2 is a circuit schematic diagram of an embodiment of the invention. ИНЖИР. 3 представляет собой диаграмму поперечного сечения структуры интегральной схемы КМОП в виде свернутого кольца, которая может быть использована в секции 14 на фиг. 1. FIG. 3 is a cross section diagram of a collapsed ring CMOS integrated circuit structure which may be utilized in section 14 of FIG. 1. ОПИСАНИЕ ИЗОБРЕТЕНИЯ DESCRIPTION OF THE INVENTION ИНЖИР. 1 показана микросхема 10 интегральной схемы КМОП, которая включает в себя схему сдвига входного уровня 12, вход которой подключен к входному проводнику 16, а выход - к проводнику 30. КМОП-микросхема 10 также включает в себя часть 14 внутренней логической схемы высокой плотности, которая изготовлена с использованием структуры сжатого защитного кольца, как показано на фиг. 3. Логическая схема 14 с высокой плотностью подключена между проводником 18 питания VDD и проводником 24 VSS' и дополнительно соединена с проводниками 30 и 32. Внутренний источник питания 26 подключен между проводником 20 ВСС и проводником 24 ВСС. FIG. 1 depicts CMOS integrated circuit chip 10 which includes input level shifting circuit 12, which has its input connected to input conductor 16 and its output connected to conductor 30. CMOS chip 10 also includes internal high density logic circuitry portion 14, which is fabricated utilizing a collapsed guard ring structure such as illustrated in FIG. 3. High density logic circuitry 14 is coupled between VDD supply conductor 18 and VSS ' conductor 24 and is further connected to conductors 30 and 32. Internal power source 26 is connected between VSS conductor 20 and VSS ' conductor 24. Примерный вариант внутреннего источника питания 26 подробно описан в одновременно находящейся на рассмотрении заявке на патент "INTEGRABLE VOLTAGE SUPPLY" Alaspa, et al., Ser. № 577818, поданной четной датой. Внутренний источник 26 питания генерирует внутреннее питающее напряжение между VDD и VSS', меньшее по величине, чем напряжения пробоя, связанные со сжатыми защитными кольцами, описанными ниже. Такие напряжения пробоя могут возникать между защитными кольцами с противоположной проводимостью и/или областями истока или стока МОП-транзисторов. An exemplary embodiment of internal power source 26 is described in detail in copending patent application entitled "INTEGRABLE VOLTAGE SUPPLY", by Alaspa, et al., Ser. No. 577,818 filed on even date herewith. Internal power source 26 acts to generate an internal supply voltage between VDD and VSS ' less in magnitude than the breakdown voltages associated with collapsed guard rings, described hereinafter. Such breakdown voltages may be between opposite conductivity type guard rings and/or source or drain regions of MOSFETs. Схема 12 сдвига входного уровня соединена между проводником 18 VDD и одним или другим из VSS или VSS', как показано пунктирными линиями. Input level shifting circuit 12 is coupled between VDD conductor 18 and one or the other of VSS or VSS ', as indicated by the dotted lines. Переключатель выходного уровня 28 подключен между VDD и VSS и имеет выход, подключенный к выходной клемме 22, а также подключенный к проводнику 32. Output level shifter 28 is connected between VDD and VSS and has an output connected to output terminal 22 and is also connected to conductor 32. Примерный вариант осуществления модуля 28 сдвига выходного уровня показан на фиг. 2 также под ссылочным номером 28 и подробно описан в патенте США No. № 3,801,831, озаглавленный Dame "ЦЕПЬ ИЗМЕНЕНИЯ УРОВНЯ НАПРЯЖЕНИЯ" и переданный настоящему правопреемнику. (Однако следует отметить, что полевые МОП-транзисторы с каналом P и каналом N поменяны местами в патенте Dame). An exemplary embodiment of output level shifter 28 is depicted in FIG. 2 also by reference numeral 28 and is described in substantial detail in U.S. Pat. No. 3,801,831, entitled "VOLTAGE LEVEL SHIFTING CIRCUIT" by Dame, and assigned to the present assignee. (It should be noted that the P Channel and N Channel MOSFETs are reversed in the Dame patent, however). Вариант осуществления по фиг. 1 проиллюстрирован более подробно на принципиальной схеме фиг. 2, которая показывает, что устройство 12 сдвига входного уровня включает в себя полевой МОП-транзистор 36 с каналом P и полевой МОП-транзистор с каналом N 34, электроды затвора которых соединены с входным проводником 16 для формирования обычного КМОП-инвертора, имеющего выходной узел 30 и соединенного между VDD и VSS. The embodiment of FIG. 1 is illustrated in more detail in the circuit schematic of FIG. 2, which shows that input level shifter 12 includes P Channel MOSFET 36 and N Channel MOSFET 34 having gate electrodes coupled to input conductor 16 to form a conventional CMOS inverter having output node 30 and being coupled between VDD and VSS. КМОП-инвертор 12 в соответствии с изобретением изготовлен с использованием несжатой конструкции защитного кольца, в которой защитные кольца, такие как 62, 64, 76 в конструкции на фиг. 3, отстоят от соседних областей истока и/или стока (устройства MOSFET хорошо известны в области полупроводников; однако подробное описание устройств MOSFET см. в "Physics and Technology of Semiconductor Devices", A.S. Grove, John Wiley and Sons, 1967). .) и друг от друга на минимальном расстоянии, обычно 0,4 для одного известного процесса производства КМОП. ИНЖИР. 3 показана типичная структура 38 интегральной схемы КМОП, в которой используются свернутые защитные кольца. Полупроводниковая подложка 52 N-типа имеет внутри ванночку 54 P-типа, доходящую до верхней поверхности подложки 52. N-канальный МОП-транзистор 56, включающий в себя область 58 истока N+ и область 60 стока N+, сформирован в баке 54 P-типа. На верхней поверхности КМОП-схемы 38 предусмотрено защитное кольцо P+ 62 и 64 для блокирования паразитных путей поверхностной утечки, которые в противном случае могли бы образоваться между различными областями N+ в баке 54. CMOS inverter 12, according to the invention, is fabricated utilizing the non-collapsed guard ring structure, in which guard rings such as 62, 64, 76 in the structure of FIG. 3 are spaced from the adjacent source and/or drain regions (MOSFET devices are well known in the semiconductor art; however, a thorough description of MOSFET devices see "Physics and Technology of Semiconductor Devices," A.S. Grove, John Wiley and Sons, 1967.) and from each other by a minimum distance, typically 0.4 for one known CMOS manufacturing process. FIG. 3 illustrates a typical CMOS integrated circuit structure 38 utilizing collapsed guard rings. N-type semiconductor substrate 52 has a P-type tub 54 therein and extending to the upper surface of substrate 52. An N channel MOSFET 56 including an N+ source region 58 and an N+ drain region 60 is formed in P-type tub 54. P+ guard ring 62 and 64 is provided in the upper surface of CMOS circuit 38 to block parasitic surface leakage paths which otherwise might be formed between various N+ regions in tub 54. Хотя из вида в разрезе на фиг. 3, множество других N-канальных МОП-транзисторов также может быть изготовлено в ванне 54 P-типа, и поэтому необходимы защитные кольца для блокирования паразитных путей утечки вдоль поверхности, индуцированных между такими N-канальными МОП-транзисторами напряжениями на металлических проводниках или другими явлениями. Although it is not clear from the section view of FIG. 3, a plurality of other N channel MOSFETs could also be fabricated in P-type tub 54, and therefore guard rings are needed to block parasitic leakage paths along the surface induced between such N channel MOSFETs by voltages on metal conductors or other phenomena. Как показано на фиг. 3, подложка 52 N-типа обычно имеет смещение VDD вольт, которое, например, может быть потенциалом земли. Кроме того, защитное кольцо 62 P+ и, следовательно, бак 54 типа P смещены при VSS вольтах. As shown in FIG. 3, the N-type substrate 52 is typically biased at VDD volts, which for example, may be ground potential. Also, P+ guard ring 62, and therefore P type tub 54, are both biased at VSS volts. МОП-транзистор 66 P-типа изготовлен на подложке 52 N-типа и включает в себя область 70 истока, которая может быть подключена, например, к VDD, и область 68 стока P+. МОП-транзистор 66 с каналом P окружен свернутым защитным кольцом N+ 76 и 72. Обратите внимание, что электроды затвора МОП-транзисторов 56 и 66 соединены вместе, а также электроды стока 60 и 68 соединены вместе, образуя выходную клемму. Таким образом, схема, изображенная на фиг. 3 фактически представляет собой инвертор CMOS, такой как инвертор 12 CMOS на фиг. 1 и 2. Термин «сложенное защитное кольцо» просто означает, что различные области защитного кольца, такие как 62, 64, 76 и 72, не должны располагаться на минимальном расстоянии, обычно 0,4 мила, друг от друга или от соседних областей истока или стока. . Скорее, они могут примыкать друг к другу или быть разнесены на очень небольшое расстояние, обычно не более 0,1 мила. Следовательно, физическая площадь, необходимая для любой КМОП-схемы на поверхности полупроводниковой подложки, существенно меньше для КМОП-схемы, использующей структуру сжатого защитного кольца, чем требуется для КМОП-схемы, использующей обычную несжатую структуру защитного кольца. P-type MOSFET 66 is fabricated in N-type substrate 52 and includes source region 70, which may be connected to VDD for example, and P+ drain region 68. P channel MOSFET 66 is surrounded by a collapsed N+ guard ring 76 and 72. Note that the gate electrodes of MOSFETs 56 and 66 are connected together and also that the drain electrodes 60 and 68 are connected together to form an output terminal. Thus, the circuit depicted in FIG. 3 is actually a CMOS inverter such as CMOS inverter 12 in FIGS. 1 and 2. The term "collapsed guard ring" merely means that the various guard ring regions, such as 62, 64, 76 and 72, do not have to be spaced a minimum distance, typically 0.4 mils, from each other or from adjacent source or drain regions. Rather, they may abutt each other or be spaced by a very small distance, typically no more than 0.1 mils. Therefore, the physical area required by any CMOS circuitry on a surface of a semiconductor substrate is substantially less for CMOS circuitry utilizing a collapsed guard ring structure than is required for CMOS circuitry utilizing a convention non-collapsed guard ring structure. Внутренняя схема 14 высокой плотности показана на фиг. 2, включая входной инвертор 38 и выходной инвертор 40. Пунктирная линия 41 между ними обозначает обобщенную схему КМОП, которая обычно, но не обязательно всегда, взаимодействует с входным и выходным каскадами, такими как инверторы 38 и 40 соответственно. Internal high density circuitry 14 is illustrated in FIG. 2 as including input inverter 38 and output inverter 40. The dotted line 41 between the two designates generalized CMOS circuitry which will normally, but not necessarily always, interface with an input and an output stage such as inverters 38 and 40, respectively. Устройство сдвига выходного уровня 28 включает в себя полевые МОП-транзисторы 42 и 46 с каналом P и полевые МОП-транзисторы с каналом N 44 и 48. МОП-транзисторы 42 и 44 соединены последовательно между проводниками 32 и проводником 20 VSS. Затвор MOSFET 42 подключен к VSS'. МОП-транзисторы 46 и 48 соединены последовательно между VDD и VSS. Затвор MOSFET 46 подключен к проводнику 32, а затвор MOSFET 48 подключен к стокам MOSFET 42 и 44. Затвор MOSFET 44 подключен к стокам MOSFET 46 и 48, которые также подключены к выходному проводнику 22. Эта операция подробно описана в упомянутом выше патенте США Dame et al. The output level shifter 28 includes P Channel MOSFETs 42 and 46 and N Channel MOSFETs 44 and 48. MOSFETs 42 and 44 are coupled in series between conductors 32 and VSS conductor 20. The gate of MOSFET 42 is connected to VSS '. MOSFETs 46 and 48 are connected in series between VDD and VSS. The gate of MOSFET 46 is connected to conductor 32, and the gate of MOSFET 48 is connected to the drains of MOSFETs 42 and 44. The gate of MOSFET 44 is connected to the drains of MOSFETs 46 and 48, which are also connected to output conductor 22. The operation is described in detail in the above mentioned U.S. Patent by Dame et al. Вкратце, работа устройства сдвига выходного уровня 28 заключается в том, что если напряжение на проводнике 32 составляет приблизительно VDD вольт, представляющее логическую 1, МОП-транзистор 46 с Р-каналом выключен, а МОП-транзистор с Р-каналом 42 включен, так что затвор МОП-транзистора 48 открыт. при VDD вольт и N-канальный MOSFET 48 включен, удерживая выходное напряжение в узле 22 на уровне VSS вольт и отключая MOSFET 44. Briefly, the operation of output level shifter 28 is that if the voltage on conductor 32 is at approximately VDD volts representing a logical 1, P channel MOSFET 46 is off, and P channel MOSFET 42 is on, so that the gate of MOSFET 48 is at VDD volts and N Channel MOSFET 48 is on, holding the output voltage at node 22 to VSS volts and turning MOSFET 44 off. Однако, если проводник 32 находится под напряжением VSS ' вольт, что соответствует логическому 0, МОП-транзистор 46 открыт, а МОП-транзистор 42 выключен, так что выходное напряжение проводника 22 составляет VDD вольт, а МОП-транзистор 44 открыт, открывая затвор МОП-транзистора 48. на землю и выключив MOSFET 48. However, if conductor 32 is at VSS ' volts, representing a logical 0, MOSFET 46 is on and MOSFET 42 is off, so that the output voltage of conductor 22 is at VDD volts and MOSFET 44 is on, pulling the gate of MOSFET 48 to ground and turning MOSFET 48 off. Таким образом, видно, что входные сигналы на проводнике 16 и выходные сигналы на проводнике 22 имеют уровни логической 1 и 0 вольт VDD и VSS соответственно, где, если логические уровни схемы во внутренней логической секции 14 имеют логическую 1 и уровни вольт VDD и VSS ' соответственно. Thus, it is seen that the input signals at conductor 16 and the output signals at conductor 22 have logical 1 and 0 levels of VDD and VSS volts, respectively, where if the logic levels of circuitry in internal logic section 14 have logical 1 and levels of VDD and VSS ' volts, respectively. Как описано в вышеупомянутой одновременно рассматриваемой патентной заявке Alaspa et al., разность потенциалов между VDD и VSS ' может быть рассчитана так, чтобы она была относительно постоянной величиной, меньшей, чем типичное напряжение пробоя, составляющее приблизительно 6 вольт между сжатыми защитными кольцами N+ и P+. например, как показано на фиг. 3. Однако разность напряжений внешнего источника питания между VDD и VSS может варьироваться от приблизительно 3 до приблизительно 18 вольт или более в типичном приложении для известных традиционных схем CMOS. As described in the above-mentioned copending patent application by Alaspa et al., the voltage difference between VDD and VSS ' may be designed to be a relatively constant value less than the typical breakdown voltage of approximately 6 volts between collapsed N+ and P+ guard rings such as shown in FIG. 3. However, the externally applied power supply voltage difference between VDD and VSS may vary from approximately 3 to approximately 18 volts or greater in typical application, for known conventional CMOS circuitry. Следует отметить, что внутренний источник питания 26 напряжения может в рамках изобретения быть подключен между VDD и VSS, а часть 14 внутренней логической схемы высокой плотности может быть подключена между VSS и VSS, если несколько иная структура КМОП. чем показанные на фиг. 3 используется. It should be noted that the internal voltage power source 26 could, within the scope of the invention, be connected between VDD and VSS ' and the internal high density logic circuitry portion 14 could be connected between VSS and VSS ' if a somewhat different CMOS structure than those of FIG. 3 is utilized. Таким образом, изобретения обеспечивают преимущество внутренней логики высокой плотности, имеющей конструкцию сжатого защитного кольца, работающую при низких уровнях внутреннего напряжения, и периферийную схему, использующую обычную технологию защитного кольца и способную выдерживать высокое приложенное напряжение. Пользователю даже не нужно знать о внутренней работе схемы. In summary, the advantage of high density internal logic having collapsed guard ring construction operating at low internal voltage levels and peripheral circuitry utilizing conventional guard ring technology and capable of withstanding a high applied voltage is provided by the inventions. The user need not even be aware of the internal operation of the circuit.

Please, introduce the following text in the box below Correction Editorclose Original text: English Translation: Russian

Select words from original text Provide better translation for these words

Correct the proposed translation (optional) SubmitCancel