5 Семестр / ЭИС3 1 лаб
.pdf
Министерство науки и высшего образования Российской Федерации Федеральное государственное бюджетное образовательное учреждение высшего образования
ТОМСКИЙ ГОСУДАРСТВЕННЫЙ УНИВЕРСИТЕТ СИСТЕМ УПРАВЛЕНИЯ И РАДИОЭЛЕКТРОНИКИ (ТУСУР) Кафедра безопасности информационных систем (БИС)
СВЕТОДИОДЫ
Отчет по работе №1
в рамках курсового проекта по дисциплине «Электроника и схемотехника»
Вариант №17
Студент гр.
03.10.2023
Руководитель Доцент каф. КИБЭВС, к.т.н., доцент
А.Н. Мальчуков
03.10.2023
Томск 2023
|
Оглавление |
|
Введение ...................................................................................................................... |
3 |
|
1 |
ФУНКЦИОНАЛЬНАЯ СХЕМА............................................................................. |
4 |
2 |
КОД НА HDL ВЕРХНЕГО УРОВНЯ .................................................................... |
5 |
3 |
ФОТОГРАФИИ РАБОТЫ МАКЕТА..................................................................... |
7 |
Заключение ................................................................................................................ |
10 |
|
2
Введение
Цель работы: освоить принципы работы с ПЛИС MAX10 (10M50DAF484C7G) на плате DE10-Lite с помощью САПР Quartus Prime
Lite.
Постановка задачи:
1. составить функциональную схему верхнего уровня из RTL-Viewer
согласно варианту №17 и описать её;
2.составить таблицы функционирования операционного блока, а также составить план моделирования используя для каждой операции по два различных набора данных. Поставить в плане моделирования вызов значения счётчика операций в конце моделирования до сброса и после него;
3.составить код на языке описания HDL согласно варианту №17, а именно на VHDL;
4.сделать фотографии рабочего макета, а также составить описание каждой фотографии.
3
1 ФУНКЦИОНАЛЬНАЯ СХЕМА
Функциональная схема из RTL-Viewer составленная по коду, написанному на языке описания HDL согласно варианту №17, а именно на
VHDL, представлена на рисунке 1.1.
Рисунок 1.1 –Функциональная схема
Черным блоком под цифрой 0 показаны входы. На CLK поступают сигналы с периодом 20 нс (тактирующий сигнал с частотой 50 МГц). Вход key0
отвечает за сброс в начальное значение светодиодов, вход key1 отвечает за паузу смены комбинаций светодиодов.
Красными блоками под цифрой 1 отмечена организация кнопки паузы смены комбинаций светодиодов.
Синими блоками под цифрой 2 показана организация задержки между переключениями светодиодов в следующее состояние.
Оранжевым блоком под цифрой 3 отмечены элементы, отвечающие за смену комбинаций светодиодов.
Фиолетовым блоком под цифрой 4 представлено условие достижения окончательной комбинации светодиодов и их сброс в изначальное состояние.
Зеленым блоком под цифрой 5 отмечен выход комбинаций из десяти светодиодов на макете.
4
2 КОД НА HDL ВЕРХНЕГО УРОВНЯ
Далее был составлен код описания схемы на HDL согласно варианту
№17, а именно на языке описания аппаратуры VHDL, представленный на
рисунке 2.1.
Рисунок 2.1 – Код HDL
С5 по 9 строчку описаны входы key0, key1, CLK, а также выход led. Входы key0, key1принимают значения от кнопок на плате key0 и key1 соответственно; при нажатии на key0 произойдет сброс горения светодиодов в исходное состояние, а при нажатии кнопки key1 смена остановится смена комбинаций
С12 по 14 строчки описаны используемые сигналы timer, led_out, stop, delay_flg, led_flg, key1_flg, а также присвоенные им значения. Сигнал timer
отвечает за отсчет задержки вывода светодиодов, сигнал led_out хранит состояние комбинаций светодиодов, которые выводятся на плату.
На строчках 16-17 описаны присвоенные значения сигналам timer, led_flg. Сигнал led_flg используется в условии конечной комбинации
светодиодов. Сигнал delay_flg представляет значение задержки в двоичном
5
формате. Данное значение было получено следующим образом: так как частота работы макета равна 50 МГц следует что период работы равен 20 нс, согласно варианту необходимо реализовать задержу в 0,2 секунды. Задержка реализована с помощью двоичного суммирующего счетчика с коэффициентом пересчета равным частному 0,2 секунд и 20 нс, равному 10000000. Переведя данное число в двоичную систему, получим значение
1001_1000_1001_0110_1000_0000, а также получим размерность равную 24
разряда.
Встрочках 19-23 описана организация ассинхронного сброса значения светодиодов.
Встрочках 24-30 описана организация синхронной паузы смены значений светодиодов.
Встрочках 32-35 описано условие достижении светодиодами окончательной комбинации и последующих ее сброс.
Встрочках 37-38 описана смена комбинаций светодиодов и сброс значения суммирующего счетчика ответственного за задержку.
Встрочке 41 описана организация смены значений суммирующего счетчика ответственного за задержку.
Встрочке 46 описан вывод значений светодиодов на плату.
6
3 ФОТОГРАФИИ РАБОТЫ МАКЕТА
Далее были сделаны фотографии рабочего макета, представленные на рисунках 3.1 – 3.5.
На рисунках 3.1 – 3.3 представлены фотографии рабочего макета в процессе смены комбинаций светодиодов.
Рисунок 3.1 – Начало смены комбинаций светодиодов
Рисунок 3.2 – Комбинация светодиодов в середине работы
7
Рисунок 3.3 – Комбинация светодиодов близкая к финальной комбинации
На рисунке 3.4 представлена работы кнопки сброса значений светодиодов на рабочем макете.
Рисунок 3.4 – Работа кнопки сброса
8
На рисунке 3.5 представлена работы кнопки паузы смены значений светодиодов на рабочем макете.
Рисунок 3.5 – Работа кнопки паузы
9
Заключение
Врезультате выполнения данной работы были освоены принципы работы с ПЛИС MAX10 (10M50DAF484C7G) на плате DE10-Lite с помощью САПР Quartus Prime Lite, а также, согласно варианту №17, было разработано устройство на HDL (VHDL) горения десяти светодиодов макета в заданной последовательности с переключением светодиодов в следующее состояние каждые 0,2 секунды, с предусмотренными кнопками сброса горения светодиодов в исходное состояние и паузы смены комбинаций.
Вмакет была загружена прошивка и проверена его работа, после чего были сделаны фотографии работы макета.
10