Скачиваний:
66
Добавлен:
21.02.2014
Размер:
1.47 Mб
Скачать

Введение

Развитие микроэлектронной технологии, обеспечившее появление больших и сверхбольших интегральных схем (СБИС), создало предпосылки для резкого снижения стоимости систем управления (СУ). Но практическая реализация достижения технологии БИС и СБИС стало возможным после создания МП. МП – универсальный компонент, который стал связующим звеном для нового поколения изделий микроэлектроники, и обеспечил их функциональную полноту.

Существенным отличие МП од других элементов радиоэлектроники является замена физического, схемного метода реализации заданных функций, математическим программным методом.

Этот метод предоставляет проектировщику большие возможности, т.е. снимает ряд физических ограничений при реализации различных функций, обеспечивает независимость характеристик от физических условий применения. Важным свойством МП является высокая гибкость, возможность быстрой перенастройки при необходимости даже значительных изменение в алгоритмах управления.

Целью курсового проектирования по дисциплине «Микропроцессорные устройства систем управления» является обобщение, закрепление и углубление знаний по дисциплинам: «Электроника и микросхемотехника», «Вычислительные машины и системы», «Микропроцессорные устройства систем управления», формирование навыков разработки и оформления текстовой и графической документации; развитие навыков устных сообщений по содержанию курсового проекта. Целью курсового проекта является разработка микропроцессорной управляющей микроЭВМ, реализующей заданные взаимодействия с объектом управления (ОУ) и разработка программных средств системы, обеспечивающих выполнение заданного алгоритма управления.

1 РАСШИФРОВКА И АНАЛИЗ ЗАДАНИЯ

Управляющее микроЭВМ проектируется на базе однокристальной микроЭВМ К1810ВМ86 и включает в себя следующие основные устройства:

-процессорный модуль;

-память, состоящую из:

ОЗУ – К565РУ6

ПЗУ – К541РЕ1;

- устройство параллельного ввода-вывода, для связи с ОУ;

-блок последовательного канала связи с ЭВМ верхнего уровня;

- программируемый таймер;

- контроллер прерываний;

- контроллер прямого доступа в память;

- пульт управления.

Все модули системы объединяются интерфейсом, требования к которому определяются заданным типом микропроцессора. Обмен данными по интерфейсу может осуществляться как в едином пространстве, так и в разделенном с помощью управляющих сигналов обращения ЗУ и ВУ.

Процессорный модуль включает в себя микропроцессор и при необходимости, дополнительное БИС, обеспечивающее реализацию вспомогательных функций.

Устройства ввода для связи с ОУ должны обеспечить ввод и ПМ значений х1 х2 х3 х4 двоичных датчиков, а так же 8-разрядных двоичных кодов NU1, NU2, принимаемых с выходов АЦП. Сигнал датчика аварийной ситуации ха воспринимается только подсистемой прерываний.

Устройства вывода на ОУ должны обеспечить выдачу двоичных управляющих воздействий y1, y2, y3 определённой длительности и кода управляющего напряжения Y4 – 8-раздядного двоичного вектора на вход ЦАП. В структур ОУ входит устройство, принимающее массив данных из ПЗУ (ОЗУ) в режиме прямого доступа к памяти (ПДП).

Запрос на ПДП возникает асинхронно по отношению к процедуре одновременно.

Пульт управления должен обеспечить ввод в ПМ значения 8-разрядной двоичной константы К, ввод двоичного значения сигнала «СТОП», формирования сигнала начальной установки системы, вывод на светодиодную индикацию значений х1, х2, х3, х4, y1,y2,y3, NU1,Y4.

Системный таймер должен обеспечить отсчёт временных задержек, реализуемых при работе алгоритма управления.

Блок последовательного обмена предназначен для передачи микроЭВМ верхнего уровня информации о состоянии процесса управления. По запросу со стороны микроЭВМ разрабатываемая управляющая микроЭВМ должна обеспечить выдачу по последовательному каналу кадра. Передача информации с верхнего уровня на нижний не предусмотрена.

Контроллер прерываний обеспечивает фиксацию запросов на прерывание от различных источников и дисциплину обслуживания запросов. В подсистеме векторного прерывания контроллер формирует код команды вызова, а при наличии в системе радиального входа запроса на прерывание-код состояния регистра запросов.

Обработка информации от цифровых датчиков и выдача управляющего воздействия y1 производится путём ввода значений х1, х2, х3, х4 и вычисления значений булевой функции .

При единичном значении f1вырабатывается управляющий сигнал y1=1 длительностью 80 мкс. Это значит, что через 200 мкс после выдачи y1=1 необходимо выработать y1=0.

Составим таблицу истинности по булевой функции f1=, для определения единичного состоянияf1.

Таблица 1- Таблица инцидентности

X1

X2

X3

X4

f1

0

0

0

0

0

0

0

0

1

1

0

0

1

0

0

0

0

1

1

1

0

1

0

0

0

0

1

0

1

1

0

1

1

0

0

0

1

1

1

1

1

0

0

0

0

1

0

0

1

1

1

0

1

0

0

1

0

1

1

1

1

1

0

0

0

1

1

0

1

1

1

1

1

0

0

1

1

1

1

1

При обработке информации с аналоговых датчиков ПМ принимает коды NU1, NU2 с выходов АЦП и код константы К с регистра пульта управления. Далее вычисляется значение функции NU= NU1 – NU2 -К сравнивается с константой Q, хранящейся ПЗУ. В зависимости от результата сравнения вырабатывается один из двух двоичных управляющих сигналов y2 или y3 заданной длительности по следующему правилу: если NU<Q, то выдать y2 длительностью 75 мкс, иначе выдать y3 длительностью 75 мкс.

Далее формируется управляющее воздействие У4, для чего с АЦП вводится значение NU3 и производится вычисление по формуле:

У4=A0+A1*NU3.

Значение У4 в виде 8-рарядного кода выдаётся на вход ЦАП.

Все двоичные переменные и константы, участвующие в вычислениях: NU1, NU2, NU3, K, Q, A0, A1, Y4 рассматриваются кА целые без знака.

После выдачи всех управляющих воздействий проверяется состояние тумблера «СТОП» на пульте управления. Если СТОП равен нулю, ЦИК управления начинается сначала, иначе выполняется процедура останова системы, включающей следующие действия: формируется сигнал установки системы в исходное состояние путём подачи на линию начальной установки интерфейса дух прямоугольных импульсов длительностью 30 мкс интервалом 30 мкс; выполняется команда процессора СТОП.

Таким образом, в проектируемом управляющем микроЭВМ, необходимо реализовать:

  1. Функцию f1=

  2. Функцию NU = NU1 – NU2

2 РАЗРОБОТКА ПРОЦЕССОРНОГО МОДУЛЯ, ИНТЕРФЕЙСА, УПРОЩЁННОЙ СТРУКТУРНОЙ СХЕМЫ

2.1 Архитектура и режимы работы микропроцессора К1810ВМ86

БИС К1810ВМ86 представляет собой однокристальный высокопроизводи­тельный 16-разрядный микропроцессор, выполненный по усовершенствованной n-канальной МОП-технологии, позволившей получить среднее время задержки распространения сигналов на вентиль 2 не и обеспечить высокую функциональ­ную плотность (29 тыс. транзисторов на кристалл).

Основными архитектурными особенностями микросхемы К1810ВМ86, позволяющими больше чем на порядок повысить производительность систем, являются:

1) более мощная система команд с расширенными возможностями адреса­ции памяти, включающая команды умножения. деления и обработки последова­тельностей байтов или слов:

2) аппаратная реализация процесса со­вмещения операции выполнения и выбор­ки команд;

3) более гибкая и мощная организация системы прерываний:

4) аппаратная реализация некоторых механизмов взаимодействия нескольких процессоров, упрощающая построение сложных мультипроцессорных систем.

Основные системные характеристики микропроцессора К1810ВМ86

Тактовая частота. МГц 5;

Объем адресуемой памяти. Mбайт 1;

Разрядность адресной шины 20;

Разрядность шины данных 16;

Число адресуемых устройств:

ввода/вывода 216/216 ;

основных команд 133;

Максимальная потребляемая мощность, Вт 1,75;

Тип корпуса 2123.40-6(7).

Рисунок 1 – Структурная схема микропроцессора К1810ВМ86

Рисунок 2 – Упрощенная струк­турная схема микропроцессора

К1810ВМ86

Структурная схема микропроцессора К1810ВМ86 представлена на рисунке 1, она включает следующие устройства арифметико-логическое устройство (ALU) с тремя регистрами временного хранения операндов (RGB) и регистром признаков (RS); группу регистров общего назначения (R0 - R7); микропрограммное устройство управления (MCU) для управления выполнением команд; схему упра­вления доступом к магистрали (DMU); схему внутренней синхронизации (CLG), преобразующую внешние тактовые им­пульсы во внутренние последовательно­сти синхроимпульсов и обеспечивающую синхронизацию МП с медленными ЗУ и УВВ; схему обработки запросов преры­ваний (INTU); схему управления циклами обмена (СU), осуществляющую управле­ние работой 16-разрядного канала адреса/данных; буферы канала адреса/ данных (BD/A); указатель команд (IP), выполняющий функции программного счетчика; сегментные регистры (RGS), со­держащие базовые адреса программ, данных и стека; сумматор адреса (Sm), служащий для вычисления 20-разрядного физического адреса; регистры очереди команд (RI), предназначенные для форми­рования шестибайтной очереди команд, готовых к исполнению.

Отличительной особенностью архитектуры микропроцессора К1810ВМ86 является наличие двух основных асин­хронно работающих устройств: устрой­ства обработки (УО) и устройства сопря­жения канала (УСК). Упрощенная струк­турная схема, представляющая МП в виде двух независимых устройств, изо­бражена на рисунок 2. УО декодирует и выполняет команды, а УСК осущест­вляет связь с внешними устройствами, обеспечивает выборку команд и данных из памяти, формирует очередь команд. Организация параллельной работы УО и УСК и уменьшение конфликтных си­туаций при обращении к памяти за счет применения очереди команд позволяет существенно повысить производительность систем на основе микропроцессора К1810ВМ86.

Регистровая модель микропроцессора К1810ВМ86 приведена на рисунке 3. Ре­гистры CS, DS, SS и ES называются сег­ментными регистрами и

используются при обращении к памяти для вычисления физических адресов ячеек.

Рисунок 3 – Регистровая модель микропроцессора К1810ВМ86

Основное на­значение этих регистров следующее: ре­гистр программного или кодового сег­мента (CS) определяет текущий про­граммный сегмент; содержимое регистра CS вместе с содержимым указателя команд (IP) задает адрес очередной команды выполняемой программы; ре­гистр сегмента данных, или информа­ционного сегмента (DS), используется в командах при обращении к данным; ре­гистр стекового сегмента (SS) определяет текущий стековый сегмент и используется в командах обращения к стеку, при обра­ботке подпрограмм и прерывании; ре­гистр дополнительного сегмента (ES) обычно применяется как вспомога­тельный сегмент данных.

Регистры общего назначения АХ, ВХ, СХ и DX, называемые также регистрами данных, используются при выполнении арифметических и логических операций. Эти же регистры могут выполнять неко­торые специальные функции, что и нашло отражение в их мнемонических обозначе­ниях: АХ - аккумулятор, ВХ - базовый регистр, СХ – счетчик,DX - регистр данных. Эти регистры общего назначения допускают раздельную адресацию старшим (H) и младшим (L) половинам и могут использоваться в виде набора 8-разрядных регистров.

Регистры общего назначения SP, ВР, SI и DI называются адресными регистра­ми, так как в них хранятся относительные адреса, используемые для определения адресов операндов в пределах одного из сегментов памяти. В указателе стека (SP) и в указателе базы (ВР) содержатся отно­сительные адреса в пределах стекового сегмента памяти, а в регистре индекса ис­точника (SI) и. регистре индекса приемни­ка {DI) хранятся относительные адреса в пределах сегмента данных.

В пределах любого из сегментов емкостью в 64К байт обращение к опе­рандам происходит с помощью 16-раз­рядного адреса смещения в сегменте. Этот адрес определяется способом адре­сации и называется также исполни­тельным адресом (ЕЛ). 20-разрядный фи­зический адрес памяти (ADDR) форми­руется в сумматоре адреса (Sm) посред­ством сложения 16-разрядного адреса смещения в сегменте с 16-разрядным адресом в сегментном регистре, сдви­нутым на четыре разряда влево.

Рассмотренные функции регистров микропроцессора К1810ВМ86 являются основными и реализуются в командах по умолчанию. Дополнительные возможно­сти использования регистров указывают­ся при описании конкретных видов команд.

Регистр признаков или флагов (RS) со­стоит из одноразрядных регистров, фик­сирующих состояние процессора и приме­няемых для управления его функциониро­ванием. Флаги CF, PF, AF, SF и ZF аналогичны флагам микропроцессо­ра КР580ИК80А и характеризуют резуль­тат выполнения последней арифметиче­ской или логической операции. Флаг переполнения OF устанавливается в со­стояние 1 при переполнении, возникаю­щем в результате арифметических опера­ций над величинами со знаком. Флаги DF, IF и TF применяются для управле­ния микропроцессором. Флаг направле­ния DF служит для автоматического уве­личения или уменьшения адреса при обработке последовательностей символов (имитация режимов автоинкрементной и автодекрементной адресации). Установ­ка флага разрешения прерывания IF раз­решает МП-прием запроса прерывания на входе INT. Установка флага трасси­ровки TF переводит МП в состояние пре­рывания после выполнения каждой команды, т. е. организует режим пошаго­вого выполнения программ.

Микропроцессор К1810ВМ86 предназ­начен для использования как в простых однопроцессорных, так и в сложных му­льтипроцессорных системах управления и обработки информации. В связи с этим МП имеет специальный вывод MN/MX рисунок 1 для задания минимального или максимального режимов функциони­рования. Каждый режим характеризуется некоторым набором управляющих сигна­лов, соответствующим сложности проек­тируемой системы. При подключении вы­вода MN/MX к выводу Uее микропро­цессор настраивается на работу в мини­мальном режиме, в котором все сигналы управления периферийными устройства­ми вырабатываются самим МП. При подключении вывода MNIMX к выводу GND происходит изменение функций ря­да управляющих сигналов и МП перена­страивается на работу в максимальном режиме. В этом режиме МП используется обычно с системным контроллером, гене­рирующим сигналы управления системой. Управляющие сигналы максимального режима работы на рисунке 1 заключены в круглые скобки.

Назначения выводов МП и соответ­ствующих им сигналов, общих как для максимального, так и для минимального режимов, приведены в таблице 1. Назначе­ния выводов, относящиеся только к ми­нимальному режиму, даны в таблице 2, а только к максимальному — в таблице 3. В максимальном режиме, как это видно из таблицы 3, МП использует лишь три вывода ST0 — ST2 для управления пери­ферией и ЗУ через контроллер, а на остальных пяти выводах генерируются сигналы, необходимые для организации работы МП в мультипроцессорных систе­мах.

Микропроцессор К1810ВМ86 осущест­вляет обмен информацией с ЗУ и ВУ че­рез 16-разрядный канал адреса/данных с помощью временного мультиплексиро­вания. Цикл функционирования канала включает обычно выдачу адресов ЗУ или УВВ. данных, а также сигналов, сопрово­ждающих процесс обмена, и состоит из четырех машинных тактов (T1, Т2, Т3, Т4). В такте T1 в канал выдается адрес ЗУ или УВВ.

Рисунок 4 – Условно-графическое обозначение МП К1810ВМ6

Таблица 2 – Описание выводов МП, общих для максимального и

минимального режимов

№ вывода

Обозначение

Наименование

Назначение

Тип

сигнала

Состояние

Англ.

Рус.

1

2

3

4

5

6

7

2-16; 39

AD(15-0)

ША

Шина адреса

Тристабильные входы/выходы канала, образующие адресную шину в такте обращения к памяти Т1 и шину данных в последующих тактах (Т2, Т3, Тw, Т4)

выход

1,0,z

Продолжение таблицы 2

1

2

3

4

5

6

7

35-38

A19/ST6;

A18/ST5;

A17/ST4;

A16/ST3;

РАП

Старшие разряды адреса

Тристабильные выходы, образующие четыре старших разряда адреса памяти в такте Т1и сигналы состояния в последующих тактах:ST5 – состояние триггера разрешения прерывания:ST4 иST3 служат для указания используемого в цикле обмена сегментного регистра.ST6 – сигналL– уровня

выход

1,0,z

32

RD

ЧТ

Чтение

Тристабильные выход сигнала чтения L– уровня, используемого для считывания информации из устройств, подключенных к каналу МП, и выдаваемого в тактах Т2, Т3, Т4каждого цикла чтения

выход

0

34

BHE/ST7

ПД

Разрешение передачи данных

Тристабильные выход, используемый для разрешения передачи данных по старшей половине шины AD(15-8) в такте Т1 поL– уровню сигналаBHEи как сигнал состоянияST7 в тактах Т2, Т3, Т4

выход

0/1

22

READY

ГОТ

Готовность

Вход сигнала готовности H– уровня, поступающего от внешних устройств и подтверждающего их готовность к обмену

вход

1

Продолжение таблицы 2

1

2

3

4

5

6

7

18

INTR

МЗП

Маскируемый запрос на прерывание

Вход маскируемого запроса прерывания H– уровня

вход

1

17

NMI

НЗП

Немаскируемого запроса прерывания

Вход немаскируемого запроса прерывания (по положительному перепаду на входе)

вход

1

23

TEST

ПРОВ

Проверка

Вход сигнала проверки, анализируемый специальной командой ожидания WAIT

вход

0

21

RESET

УВС

Сброс

Вход сигнала установки внутренних схем МП

вход

1

19

CLK

ТСС

Тактовый импульс

Вход сигнала установки внутренних схем МП

вход

1

33

MN/

Мин/макс

Вход сигнала управления режимом работы МП

вход

0/1

40

UCC

ПИТ

Сигнал питания

Напряжение питания (+5 В)

-

-

1; 20

GND

Общ

Сигнал питания

Напряжение питания (0 В)

-

-

Таблица 3 – Описание выводов МП, используемых для минимального

режима

№ вывода

Обозначение

Наименование

Назначение

Тип

сигнала

Состояние

Англ.

Рус.

1

2

3

4

5

6

7

29

WR

ЗП

Запись

Тристабильны выход сигнала записи L– уровня, используемого для записи информации в ЗУ или УВВ в зависимости от состояния сигналаM/и выдаваемого в тактах Т2, Т3 и Тwкаждого цикла записи

выход

0

Продолжение таблицы 3

1

2

3

4

5

6

7

28

M/

ЗУ/УВВ

Память/устройство ввода вывода

Тристабильный выход сигнала обращения к ЗУ или УВВ вырабатываемого в такте предшествующего цикла и поддерживаемого до завершения такта Т4текущего циклаL– уровня сигнала соответствует обращению к УВВ, аH– уровень – обращению к ЗУ

выход

1/0

27

OP/

ПЕР/ПРИЕМ

Передча/прием

Тристабильный выход передачи или приема данных, предназначенный для управления направлением обмена информацией через шинные формирователи

выход

1/0

26

РПД

Разрешение передачи данных

Тристабильный выход сигнала разрешения передачи данных L– уровня, выдаваемый в каждом цикле обращения к ЗУ или УВВ и в циклах подтверждения прерывания

выход

0

25

ALE

ЗА

Строб адреса

Выход строба адреса – сигнала H– уровня, используемого для записи адреса во внешний буферный регистр адреса и генерируемого в такте

выход

1

Продолжение таблицы 3

1

2

3

4

5

6

7

Т1любого цикла канала

24

СПП

Подтверждение прерывания

Выход сигнала подтверждениия прерывания L– уровня, генерируемого в тактах Т2, Т3 и Тw каждого цикла подтверждения прерывания

выход

0

31

HOLD

СЗ

Захват шин

Выход сигнала захвата, указывающего на запрос канала другим процессором

вход

1

30

HLDA

ПЗ

Подтверждение захвата

Выход сигнала подтверждения захвата, сопровождающегося переводом канала и шин управления в высокоимпедансное состояние

вход

1

Таблица 4 – Описание выводов МП, используемых для максимального

режима

№ вывода

Обозначение

Наименование

Назначение

Тип

сигнала

Состояние

Англ.

Рус.

1

2

3

4

5

6

7

26; 27;28

СЦК

Состояние цикла канала

Тристабильные выходы сигналов состояния цикла канала, генерируемых в тактах Т4, Т1 и Т2и используемых контроллером канала для выработки сигналов управления обменом информации с ЗУ и УВВ

вход

1

30,31

СЗ/СР

Двунаправленные выводы сигналов запроса/ разрешения доступа к магистрали, используемых другими устройствами

вход

0

29

БСК

Блокировка системного канала

Тристабильный выход сигнала блокировки системного канала, указывающего другим

выход

0

Продолжение таблицы 4

1

2

3

4

5

6

7

устройствам на запрет использования системного канала, пока сигнал LOCKимеетL– уровень

24; 25

QS1, QS0

СОК

Состояние очереди

Выходы сигналов состояния очереди команд

выход

1

Рисунок 5 – Временные диаграммы циклов чтения и записи для

минимального режима

Обмен данными для цикла записи происходит в тактах Т2, Т3,Т4 а для ци­кла чтения — в тактах Т3, Т4. Такт Т2 в цикле чтения используется тля пере­ключения МП из режима записи в режим чтения, а канал переводится в высокоимпедансное состояние. Для согласования с медленными УВВ или ЗУ с помощью сигнала RDY между тактами Т3 и Т4 мо­гут включаться дополнительные такты ожидания (Тw), в течение которых данные в канале остаются неизменными. Нако­нец, в ряде случаев между отдельными циклами канала могут вводиться холостые такты (Т5).

Временные диаграммы циклов чтения и записи для минимального режима приставлены на рисунке 4. В цикле чтения рисунок 4,а выдается сигнал чтения R, а также сигналы управления направле­нием обмена РО / IР и разрешением пере­дачи данных DE. Сигнал DE разрешает шинным формирователям передать длимые в МП. В цикле записи рисунок 4, б сигнал DE выдается раньше, чем в цикле чтения, а выдача данных и сигнала запи­си W производится по переднему фронту в такте Т2. Для многих ЗУ и УВВ требуется постоянство адреса в течение все­го цикла канала, поэтому в такте Т1, ка­ждого цикла выдается стробирующий сигнал STB, позволяющий зафиксировать адрес по заднему фронту сигнала STB. Сигналы состояния ST3, ST4 указы­вают сегментный регистр, используемый в текущем цикле канала для вычисления физического адреса ячейки памяти.

Три 16-разрядных регистра очереди команд (RI) микропроцессора обеспечи­вают временное хранение 6 байт очереди команд.УО микропроцес­сора при выполнении команды извлекает из очереди байт кода команды, не требуя доступа к каналу. УСК микропроцессора следит за состоянием очереди команд, пополняя ее, когда другие системные эле­менты не занимают память. При выпол­нении команд передачи управления оче­редь сбрасывается и после завершения перехода в место передачи управления начинает заполняться вновь. В макси­мальном режиме МП передает информа­цию о состоянии очереди на выходы QS0 и QSI.

Микропроцессорный комплект БИС серии К1810 предназначен для построе­ния, как простейших одноплатных микро ЭВМ общего назначения, так и мощных мультипроцессорных систем. Комплект используется в системах управления тех­нологическими процессами, производственным оборудованием и промышлен­ными работами, в контрольно - измерительных комплексах и в информационно -измерительных системах.

При разработке системы управления и обработки информации на основе комплекта К1810 полезно учитывать его программную и аппаратную совмести­мость с интерфейсными и контрольными БИС серии К580.

БИС К1810ВМ86 представляет собой однокристальный высокопроизводи­тельный 16-разрядный микропроцессор, выполненный по усовершенствованной n-канальной МОП-технологии, позволившей получить среднее время задержки распространения сигналов на вентиль 2 не и обеспечить высокую функциональ­ную плотность (29 тыс. транзисторов на кристалл).

Основные электрические и системные характеристики микропроцессора К1810ВМ86 при температуре окружающей среды (+25 ± 10)" С приведены ниже:

- объем адресуемой памяти - 1 Мбайт;

- разрядность адресной шины - 20;

- разрядность шины данных -16;

- число адресуемых устройств: ввода/вывода - 216/216;

- основных команд - 133.

Тип корпуса микросхемы КР580ИК80 - 2123.40 - 6 (7).

Температурный диапазон работы микросхем комплекта от -10 до + 70 ° С.

Требования к МП, как к элементу системы, определяются функциональным назначением всей системы. Оценка качества и выбор того или иного типа микро­процессора для данной области применения производится ориентировано с по­мощью критериев, учитывающих важность параметров для потребителя.

Микроконтроллер рассматривается одновременно, как вычислительное уст­ройство, и как интегральная схема.

Как вычислительное устройство, микроконтроллер характеризуется следую­щими параметрами: разрядность обрабатываемых данных, способность к наращи­ванию разрядности, время выполнения команд, число команд, число внутренних регистров, наличие и объем стека, тип интерфейса, возможность обеспечения ре­жима прерывания, объем адресуемой памяти, наличие канала прямого доступа к памяти, число входных и выходных шин и их разрядность.

Как интегральная схема, микроконтроллер характеризуется следующими критериями: тип базовой технологии, степень интеграции, число источников пи­тания, их номиналы и допуски на номиналы, тип корпуса, помехоустойчивость, нагрузочная способность, устойчивость к механическим, климатическим и радиационным факторам.

Для комплексно-сравнительного анализа выбираются наиболее значимые критерии и проводится оценка микроконтроллерной системы.

Для сравнения рассмотрим два аналога данного МП, это К584ВМ1 и К583ВМ1. Критерии всех трех микропроцессоров запишем в виде таблицы 1.

Таблица 5 - Основные критерии выбора микропроцессора

По приведенным данным можно сделать вывод о том, что микроконтроллер К1810ВМ86 более усовершенствованный, чем остальные.

2.2 Буферный регистр КР580ИР82

При разработке функциональной схемы модуля центрального процессора возникает потребность в демультиплексировании шины адреса/данных, буферизации адреса и шин данных. Демультиплексирование осуществляется с помощью двух БИС К580ИР82, которые выполняют функции защелки адреса и буфера шины адреса. Он ис­пользуется для реализации схем фикса­ции, буферизации и мультиплексирования в микропроцессорных системах на базе микропроцессоров серий К580ИК80А и К1810ВМ86. На выхо­дах микросхемы КР580ИР82 генерируются неинвертированные входные данные.

Запись входных данных в буферные регистры производится при переходе сиг­нала STB c H - уровня в L - уровень. При H - уровне сигнала 0Е, выходы буферных ре­гистров находятся в высокоимпедансном состоянии.

Структурная схема буферного реги­стра приведена на рисунке 6.

D T

C

RG

DI (7-0)

STB

D0 (7-0)

0E

UCC

GND

Рисунок 6 – Структурная схема буферного регистра КР580ИР82

Рисунок 7 – Условно-графическое обозначение К580ИР82

Буферный регистр К580ИР82 состоят из восьми информационных триггеров (Т) с выходными схемами (SW) с тремя состояниями, общими сигналами записи информации STB и управления вы­ходными схемами ОЕ. К выходным схе­мам буферных регистров подключены прямые выходы информационных триггеров.

При сигнале высокого уровня на входе STB состояние входных линий D17-D10 передается на выходные линии D07-D00. Запоминание (за­щелкивание) в информационных триггерах осуществляется при переходе сигнала STB от высокого уровня к низкому (по срезу сигнала STB). Сигнал управляет выходными буферами: при=0 буфер отпирается, при=1 он устанавливается в z-состояние. Сигнал не влияет ни на состояния ин­формационных триггеров, ни на функцию записи.

Основные электрические параметры микросхемы КР580ИР82:

- выходное напряжение логического нуля UOL, В менее 0,5;

- выходное напряжение логической единицы UOH, В более 2,4;

- входное напряжение логического ну­ля UIL, В менее 0,8;

- входное напряжение логической еди­ницы UIH, В более 2;

- ток потребления от источника питания IСС, мА менее 160;

- выходной ток утечки IOZ, мкА менее 50;

- время задержки tIO, с инвертированием: менее 40;

Таблица 6 — Описание выводов буферного регистра КР580ИР82

№ вывода

Обозначение

Наименование

Назначение

Тип

сигнала

Состояние

Англ.

Рус.

1

2

3

4

5

6

7

8; 7; 6; 5;

4; 3; 2; 1

DI(7 – 0)

Вх7-Вх0

Входная шина данных

Входы данных

вход

1,0,z

11

STB

СТБ

Строб состояния

Вход сигнала стробирования

вход

1

9

ОЕ

РА

Разрешение ввода

Вход сигнала разрешения ввода

вход

0

12; 13; 14;

15; 16; 17;

18; 19

DO(7 - 0)

Вых(7-0)

Выходная шина данных

Выходы данных

выход

1,0, z

20

UCC

UИП

Сигнал питания

напряжение питания +5 В

-

-

10

GND

ОБЩ

Сигнал питания

напряжение питания 0 В

-

-

В нашем случае с 16-разрядной системой необходимо использовать два буферных регистра типа КР580ИР82.

2.3 Шинный формирователь КР580ВА86

Восьмиразрядные шинные формирователи КР580ВА86 применяют как буферные устройства шины данных в микропро­цессорных системах. Большая выходная мощность и простота управления позволяют использовать их для построения двунаправленных согласующих буферов межмодульной связи либо как простые усилительные каскады. Полная конструктивная совместимость с БР ИР82/83 допускает взаимозаменяемость при однонаправленной передаче.

Структурная схема шинного форми­рователя представлена на рисунке 8.

A (7-0)

B (7-0)

1

1

T

0E

UCC

GND

Рисунок 8 – Структурная схема шинного формирователя КР580ВА86

Формирователь состоит из восьми одинаковых функциональных блоков с общими сигналами управления Т и ОЕ. Функциональные блоки состоят из двух усилителей-формирователей с z-состояниями на выходах, схема включе­ния которых обеспечивает разнонаправленную передачу. Формирователь К580ВА86 не инвертирует данные (рисунок 8, 9).

Рисунок 9 – Условно-графическое обозначение К580ВА86

А7-А0 – вход/выход линий данных. В зависимости от состояния входа Т они могут быть входными, если на Т – сигнал высокого уровня, и выходны­ми, если на Т – сигнал низкого уровня.

В7-В0 – вход/выход линий данных. Они являются входными, если на Т – сигнал низкого уровня, и выходными, если на Т – сигнал высокого уровня.

Т – входной сигнал управления направлением передачи. При Т=0 осуще­ствляется передача от В к А (режим В→А), при Т=1 – от А к В. Сигнал Т выбирает верхний или нижний усилитель-формирователь, разрешая соответ­ствующую передачу.

Основные достоинства шинных формирователей: большой выходной ток при малом входном токе и отсутствие шума на выходе при переключениях.

Основные электрические параметры микросхемы КР58ОВА86:

- выходное напряжение логического нуля UOL, В:

для А-выводов менее 0,5;

для В-выводов менее 0,5;

- выходное напряжение логической единицы UOH, В:

для А-выводов более 2,4;

для В-выводов более 2,4;

- ток потребления от источника пита­ния IСС, мА менее 135;

- время задержки tIO, мс:

с инвертированием менее 30;

без инвертирования менее 35.

Таблица 7 — Описание выводов шинного формирователя КР580ВА86

№ вывода

Обозначение

Наименование

Назначение

Тип

сигнала

Состояние

Англ.

Рус.

1

2

3

4

5

6

7

1-8

A(0-7)

ША

Шина адреса

Передача адреса

вход

1,0,z

9

OE

РА

Разрешение ввода

Вход сигнала разрешения ввода

вход

0

Продолжение таблицы 7

1

2

3

4

5

6

7

10

GND

Общ

Сигнал питания

напряжение питания 0 В

-

-

11

T

НП

Направление передачи

Выбор направления передачи

вход

1

12-19

B(0-7)

ШД

Шина данных

Выходы данных

Выход

1,0,z

20

Ucc

Пит

Сигнал питания

напряжение питания 5 В

-

-

2.4 Системный контроллер и шинный формирователь КР580ВК28

Системный контроллер и шинный формирователь КР580ВК28 предназначен для фиксации слова - состояния микропроцессора, выработки системных управляющих сигналов буферизации шины данных микропроцессора и управления направлением передачи данных.

В состав шинного формирователя входят: шинный формирователь BF, обеспечивающий увеличение нагрузочной способности системной информационной шины; регистр RG для записи и хранения слова - состояния микропроцессора; комбинационная схема PLA для формирования выходных управляющих сигналов.

По сигналу STSTB, который вырабатывается генератором тактовых импульсов, происходит запись слова - состояния в регистр хранения, а затем выдача его на комбинационную схему, формирующие управляющие сигналы.

Основные электрические параметры микросхемы КР580ВК28:

- выходное напряжение L - уровня UOL, В:

на шине D(7- 0) не менее 0,45;

на всех других выходах не менее 0,45;

- выходное напряжение H - уровня UOH, В:

на шине D(7- 0) не менее 3,6;

на всех других выходах не менее 2,4;

- ток потребления от источника пита­ния IСС, мА не менее 190;

- прямой входной ток Ib мкА:

на входе STSTB не менее 500;

на других выходах не менее 250;

- обратный входной ток Ii мкА:

на входе STSTB не менее 100;

на других выходах не менее 100.

Структурная схема системного контроллера и шинного формирователя КР580ВК28 представлена на рисунке 10.

BF

D (7-0)

DB (7-0)

STSTB

RG

MEMR

DBIN

MEMW

WR

I/OR

I/OW

PLA

HLDA

INTA

UCC

BUSEN

GND

Рисунок 10 – Структурная схема шинного формирователя КР580ВК28

Рисунок 11 – Условно-графическое обозначение К580ВК28

Таблица 8 — Описание выводов шинного формирователя КР580ВК28

№ вывода

Обозначение

Наименование

Назначение

Тип

сигнала

Состояние

Англ.

Рус.

1

2

3

4

5

6

7

1

STB

СТБ

Строб состояния

Строб состояния (от ГТИ)

вход

0

2

HLDA

П.ЗХ.

Подтверждение захвата

Входной сигнал “Подтверждение захвата”

вход

1

3

TR

ВИ

Выдача информации

Выдача информации

вход

0

4

RC

ПИ

Прием информации

Прием информации

вход

1

5, 7, 9, 11, 13, 16, 18, 20

DB0 - DB7

ДБ0 –ДБ7

Информационная шина

Входы/выходы информационной системной шины

вх/вых

1,0,z

6, 8, 10, 12, 15, 17, 19, 21

D0 - D7

ШД

Шина данных

Входы/выходы данных

вх/вых

1,0,z

14

GND

ОБЩ

Сигнал питания

напряжение питания 0 В

-

-

22

BUSEN

РРШ

Разрешение работы

Разрешение работы шин – сигнал Н-

вход

0

Продолжение таблицы 8

1

2

3

4

5

6

7

шин

уровня, устанавли-вающий все выходы в высокоимпедантное состояние

23

INTA

П.ПР.

Подтверждение прерывания

Подтверждение прерывания – сигнал L-уровня, используемый для стробирования ввода адреса подпрограммы обслуживания прерывания

выход

0

24

RD

ЧТ.П.

Чтение памяти

Чтение памяти

выход

0

25

RDIO

ЧТ.В.

Чтение с ВУ

Чтение с ВУ

выход

0

26

WR

ЗП.П.

Запись в память

Запись в память

выход

0

27

WRIO

ЗП.В.

Запись в ВУ

Запись в ВУ

вход

0

28

UCC

UИП

Сигнал питания

напряжение питания +5 В

-

-

2.5 Генератор тактовых импульсов К1810ГФ84

Генератор тактовых импульсов (ГТИ) К1810ГФ84 предназначен для управле­ния ЦП К1810ВМ86 и периферийными устройствами, а также для синхрони­зации сигналов READY с тактовыми сигналами ЦП и сигналов интерфейсной шины Multibus. Генератор тактовых импульсов включает схемы формирования тактовых импульсов (OSC, CLK, PCLK), сигнала сброса (RE­SET) и сигнала готовности (READY).

Схема формирования тактовых импульсов вырабатывает сигналы: CLK – тактовой частоты для ЦП К1810ВМ86, PCLK – тактовой частоты для управ­ления периферийными БИС, OSC – тактовой частоты задающего генератора, необходимые для управления устройствами, входящими в систему, и для син­хронизации. Сигналы синхронны, их частоты связаны соотношением: FOSC=3Fclk=6Fpclk режиме внутреннего генератора и FEFI=3Fclk=6Fpclk в режиме внешнего генератора.

Сигналы могут формироваться из колебаний основной частоты кварцевого резонатора, подключаемого к входам X1, Х2, или третьей гармоники кварцевого резонатора, выделяемой LC-фильтром или от внешнего генератора, подключае­мого к входу EFI.

Рисунок 12 – Структурная схема ГТИ К1810ГФ84

Схема подключения генератора тактовых импульсов к микропроцессору приведена на рисунке 10.

CLK 1

CLK 2

READY

RESET

SYNC

STSTB

CLK 1

CLK 2

READY

RESET

SYNC

Xtal 2

Xtal 1

К1810ВМ86

К1810ГФ84

К контроллеру

КР580ВК28

Рисунок 13 – Подключение генератора тактовых импульсов к

микропроцессору

Выбор режима функционирования определяется потенциалом на входе F/C. Если этот вход подключен к «земле», то ГТИ работает в режиме формиро­вания сигналов от внутреннего генератора (SGN), если на F/C подается высо­кий потенциал – то в режиме формирования сигналов от внешнего генератора. Схема формирования сигнала сброса RESET имеет на входе триггер Шмидта, а на выходе – триггер, формирующий фронт сигнала RESET по срезу CLK. Обычно ко входу RES подключается RC-цепь, обеспечивающая автомати­ческое формирование сигнала при включении источника питания.

Входной сигнал REA­DY ЦП К1810ВМ86 используется для подтверждения готовности к обмену. Высокий уровень напряжения на входе указывает на наличие данных на ШД. Схема формирования этого сигнала в ГТИ построена так, чтобы упростить включение системы в интерфейсную шину стандарта Multibus, и имеет две пары идентичных сигналов RDY1, AEN1 и RDY2, AEN2, объединенных схемой ИЛИ. Сигналы RDY формируются элементами, входящими в систему, и свидетель­ствуют об их готовности к обмену. Сигналы AEN разрешают формирование сигнала READY по сигналам RDY, подтверждая адресацию к адресуемому элементу. Выходной элемент (F) схемы формирует фронт сигнала READY по срезу CLK, чем осуществляется привязка сигнала READY к тактам ЦП.

Рисунок 14 – Условно-графическое обозначение К1810ГФ84

Таблица 9 – Описание выводов ГТИ

№ вывода

Обозначение

Наименование

Назначение

Тип

сигнала

Состояние

Англ.

Рус.

1

2

3

4

5

6

7

1

CSYNC

СС

Синхронизация сигналов

Вход синхронизации сигналов ГТИ; при H-уровне сигнала происходит сброс делителей частоты, при формировании тактовых импульсов отSGNвход заземляется

вход

1

2

PCLK

ВПУ

Выход ГТИ для периферийных устройств

Выход ГТИ для периферийных устройств

выход

1

3; 7

РАСХ

Разрешение адреса для синхронизации

Входы разрешения адресации для сигналов готовности RDY1 иRDY2 соответственно. (В простых системах входы не используются и подключаются к напряжениюL-уровня)

вход

0

4; 6

RDY1,RDY2

Гот.

Готовность

Входы сигналов готовности от устройств, подключаемых к каналу системы

вход

1

5

READY

Готов.

Готовность

Вход сигнала готовности READY, синхронизированного с задним фронтом сигналаCLK

выход

1

8

CLK

ТИ

Тактовые импульсы

Выход ГТИ

выход

1

9

GND

Общ.

Сигнал питания

Напряжение питания (0 В)

-

-

10

RESET

СБ

Сброс

Выход сигнала сброса RESET, синхронизирован

выход

1

Продолжение таблицы 9

1

2

3

4

5

6

7

ного с задним фронтом сигнала CLK

11

ВСБ

Сброс

Вход сигнала сброса

вход

0

12

0SС

ЗГ

Задающий генератор

Выход задающего генератора

выход

1

13

ВИТЧ

Выбора источника тактовой частоты

Вход выбора источника тактовой частоты; при L-уровне сигнала генерация тактовых импульсов производится генератором SGN; при H-уровне сигнала тактовые импульсы подаются на вход ЕF1

вход

1/0

14

EFI

ВВЧ

Вход внешней частоты

Вход внешней частоты; сигнал на входе – меандр с частотой в три раза большей, чем на выходе CLК

вход

1

15

TANK

ППК

Подключения параллельного LС-контура

Вход для подключения параллельного LС-контура

вход

1

17; 16

X1,X2

ПКР

Подключение кварцевого резонатора

Вывод для подключения кварцевого резонатора

вход

1

18

UCC

Пит

Сигнал питания

Напряжение питания (+5В)

-

-

2.6 Упрощенная структурная схема микропроцессорной системы

Упрощенная структурная схема микропроцессорной системы представлена следующими устройствами: микропроцессор К1810ВМ86, БИС ОЗУ К565РУ6 и БИС ПЗУ К541РЕ1, генератор тактовых импульсов К1810ГФ84, буферный регистр КР580ИР82, шинные формирователи КР580ВА86 и КР580ВК28, программируемый параллельный интерфейс КР580ВВ79, программируемый таймер К1810ВИ54, контроллер прямого доступа к памяти КР580ВТ57, программируемый контроллер прерываний К1810ВН59А, программируемый контроллер клавиатуры и индикации КР580ВВ79.

Основная память

ОЗУ

ПЗУ

БР

БР

ГТИ

МП

АЦП

ШФ

ШФ

Системная

шина

Система

прерываний

КПДП

Таймер

Программируемый контроллер Вв/Выв

Импульсы

синхронизации

Запросы

прерываний

дисплей

клавиатура

Рисунок 15 – Упрощенная схема микропроцессорной системы

3. РАЗРАБОТКА ПОДСИСТЕМЫ ПАМЯТИ

3.1 Оперативное запоминающее устройство К565РУ6

Микросхема КP565PУ6 - микросхема динамического типа. В таких микросхемах функции элемента памяти выполняет электрический конденсатор, образованный внутри МДП - структуры. В таком элементе памяти информация (один бит) представляется в виде заряда (напряжения), наличие заряда в запоминающем конденсаторе соответствует нулю, его отсутствие единице.

В микросхемах динамических ОЗУ для записи и считывания информации используются процессы перезарядки емкостей запоминающих конденсаторов и разрядных шин кратковременными токами через транзисторные усилители запаси считывания. В режиме хранения эти токи не протекают по тому, что, во-первых, емкостные цепи находятся в установившемся режиме и, во-вторых, снимается питание усилителей.

Поэтому для микросхем динамических ОЗУ характерно существенное снижение потребляемой мощности в режиме хранения по сравнению с активным режимом.

В структурную схему входят выполненные в одном кремневом кристалле матрица накопителя, содержащая 16384 элементов памяти, расположенных на пересечениях 128 строк и 128 столбцов, 128 усилителей считывания и регенерации, дешифраторы строк и столбцов, устройство управления, устройство ввода-вывода, мультиплексный регистр адреса.

Матрица накопителя разделена на две части 64 на 64 ЭП в каждой. Между ними размещены усилители, так что каждый столбец состоит из двух секций, подключенных к разным плечам усилителя.

Также матрица имеет опорные элементы. Эти элементы в каждой половине матрицы составляют опорную строку. При каждом обращении к матрице для считывания информации автоматически осуществляется регенерация информации во всех ЭП, принадлежащих выбранной строке. Для адресации 16К элементов памяти необходим 14-разрядный код, а у рассматриваемой микросхемы только семь адресных входов. С целью уменьшения числа необходимых выводов корпуса в динамических ОЗУ код адреса вводят по частям: в начале семя младших разрядов А0 - А6 , сопровождая их стробирующим сигналом RAS, затем семь старших разрядов А7 - А13 , со стробирующим сигналом CAS. В нутрии микросхемы коды адреса строк и столбцов фиксируются на адресном регистре, затем дешифрируются и осуществляют выборку адресуемого ЭП.

Матрица ЭП

64х64

Опорная строка 1

Усилители

считывания

Опорная строка 2

Матрица ЭП

64х64

Y0Y127

Ключи выбора

столбцов

Дешифратор адреса столбцов Y

Дешифратор адреса строк Х

X0-X63

1

A6

2

Селектор опорной строки

3

F2

4

Мультиплексный регистр адреса

5

1

A0

6

2

A6

A1

X64-X127

A2

7

3

Устройство

ввода/вывода

A3

D0

4

5

A4

6

A5

DI

7

A6

1 2 3 4 5 6 7

F1F2 F3F4F5

Устройство управления

RAS

CAS

W/R

Рисунок 16 - Структурная схема микросхемы оперативного запоминаю- щего устройства КP565PУ6

Для формирования внутренних сигналов F1 и F4, управляющих включением и выключением в определенной последовательности функциональных узлов микросхем, в ее структуре предусмотрено устройство управления, для которого входными являются сигналы RAS ,CAS и W/R.

Устройство ввода/вывода обеспечивает вывод одного бита информации D0 в режиме считывания и ввод одного бита информации DI с ее фиксацией с помощью триггера-защелки в режиме записи.

Микросхема работает в следующих режимах: записи, считывания, считывания - модификации - записи RWM, слоговой и страничной записи, слогового и страничного считывания регенерация, хранение с регенерацией.

Внешние сигналы: RAS -сигнал выбора адреса строк, СAS — сигнал выбора адреса столбцов, WE — сигнал записи/считывания, а также сигналы, вырабатываемые схемой управления, обес­печивают работу ОЗУ в режимах считыва­ния, записи, постраничного считывания или постраничной записи, считывания- модификации-записи, регенерации по сиг­налу RAS.

Рассмотрим названные режимы и условия их реализации.

При обращении к микросхеме для записи информации необходимо подать код адреса строк и одновременно с ним или с некоторой задержкой сигнал RAS, затем с задержкой на время удержания адреса строк относительно сигнала RAS tн(RAS-A) на эти же выводы поступает код адресов столбцов и с задержкой на время tн(A-CAS) подается сигнал CAS. К моменту подачи кода адреса столбцов на вход DI подается записываемый байт информации, который сигналом WR/RD при наличии CAS=0 фиксируется на входном триггере - защелке. Сигнал может быть подан уровнем или длительностью tw(WR). Если этот сигнал подан уровнем, то фиксацию входных данных триггер-защелка производит по отрицательному перепаду сигнала CAS при наличии сигнала RAS в активном состоянии. По окончании записи должна быть выдержана пауза между сигналами RAS для восстановления состояния внутренних цепей микросхемы. В режиме считывания порядок следования адресных и управляющих сигналов аналогичен рассмотренному, но при наличии сигнала считывания WR/RD=1

Для оценки быстродействия микросхемы памяти в расчет необходимо принимать время цикла записи (считывания). Микросхемы динамического ОЗУ характеризуются набором временных параметров, регламентирующих длительности импульсных сигналов, интервалы между ними. Взаимный сдвиг во времени. Для обеспечения надежного сохранения записанной в накопителе информации предусмотрен режим принудительной регенерации, которой подвергается каждый элемент памяти в интервале времени. Регенерация выполняется автоматически для всех элементов памяти выбранной строки при каждом обращении к накопителю для записи или считывания информации.

Микросхема КP565PУ6 отличается от других микросхем тем, что обладает более высокое быстродействие, требует для работы один источник питания напряжением 5В. При эксплуатации микросхем не­обходимо помнить, что после подачи на­пряжения питания БИС ОЗУ переходит в нормальный режим функционирования через 2,0 мс и требует проведения затем 16 рабочих циклов регенерации.

А RAM

0 16K

1

2

3 D0

4

5

6

DI

RAS UCC

CAS

WE GND GND

5

7

6

12

14

11

10

13

2

4

15

8

3

16

Рисунок 17 – Условное графическое обозначение выводов микросхемы

К565РУ6

Основные электрические и временные параметры БИС КР565РУ6 при температуре 25±100С :

- напряжение питания, В от 4,5 до 5,5;

- ток потребления, мА:

динамический менее 45(27);

хранения менее 3,2;

- входное напряжение, В:

высокого уровня от 2,4 до 6,0;

низкого уровня от минус 1,0 до плюс 0,8;

- ток утечки на входах А0 – А7, WE, RAS, GAS, мкА менее 5;

- ток утечки на информационном входе, мкА менее 5;

- выходное напряжение, В:

высокого уровня более 2,4;

низкого уровня менее 0,4.

Таблица 10 – Описание выводов БИС ОЗУ К565РУ6

№ вывода

Обозначение

Наименование

Назначение

Тип

сигнала

Состояние

Англ.

Рус.

1

2

3

4

5

6

7

2

DI

ДА

Адресные данные

Вход адресных данных

вход

z

3

WE

Зп/Чт

Запись/чтение

Вход сигнала чтения/запись в память

вход

0

4

RAS

ВАС

Выбора адреса строк

Сигнал выбора адреса строк

вход

0

5,6,7,10,11,12,13

A(0-5)

ША

Шина адреса

Шина адреса

вход

1,0,z

8

Ucc

Пит

Сигнал питания

Напряжение питания (+5В)

-

-

Продолжение таблицы 10

1

2

3

4

5

6

7

14

D0

ШД

Шина данных

Вывод данных

выход

1,0,z

15

CAS

ВАС

Выбор адреса столбцов

Сигнал выбора адреса столбцов

вход

0

16

GND

Общ

Сигнал питания

Напряжение питания (+0В)

-

-

3.2 Постоянное запоминающее устройство К541РЕ1

Масочные ПЗУ серии К541. Микросхе­ма ПЗУ типа К541РЕ1 представляет собой постоянное ЗУ с емкостью 16 384 бит для хранения и считывания информации в объеме 2048 8-разрядных слов.

Входные и выходные уровни напряже­ний совместимы с ТТЛ ИС. Микросхема К541РЕ1 имеет выходы с открытым кол­лектором. Программирование ПЗУ осу­ществляется с помощью фотошаблона технологического слоя «диэлектрик». На­копитель представляет собой набор диэ­лектрических окон с развязывающими элементами. Наличие и отсутствие этих окон определяют хранимую информацию в накопителе.

Условное обозначение и назначение выводов приведены на рисунке 17.

Микросхемы серии имеют напряжение питания 5 В, ТТЛ входные и выходные уровни, выход на три состояния, характеризуются сравнительно высоким уровнем энергопотребления, по сравнению с микросхемами серии К132, причем не обладают свойством снижать уровень потреб­ляемой мощности и режиме хранения.

Основные электрические параметры БИС К541РЕ1 в диапазоне температур от -10 до +70°С при Uсс = (5±0,5) В:

Ток потребления в статическом режиме Icc, мА не более 100.

Выходное напряжение низкого уров­ня UOL при

IOL= 8 мА, В не более 0.45.

Ток утечки на выходе IOH, мкА не более 40.

Входное напряжение низкого уров­ня UIL при

IIL = 0.4 мА, В не более 0,5.

Входное напряжение высокого уров­ня UIH при

IIH = 40 мкА, В не менее 2,4.

Время выбора адреса tAA, не не более 100;

выборки разрешения tCS, не не менее 70;

восстановления tOFF, не не более 70;

цикла tC, не не менее 150.

Входная емкость С1, пФ не более 3.

Выходная емкость Со, пФ не более 6.

Емкость нагрузки CL, пФ не более 200.

A PROM

16k D0

1

2

3

4

5

6

7

8

Ucc

CS1

CS2

CS3 GND

8

7

9

6

10

5

4

11

13

3

2

14

15

1

16

23

22

17

21

24

20

19

12

18

Рисунок 18 - Условное графическое обозначение выводов микросхемы

К541РЕ1

Таблица 11 – Описание выводов БИС ПЗУ К541РЕ1

№ вывода

Обозначение

Наименование

Назначение

Тип

сигнала

Состояние

Англ.

Рус.

1

2

3

4

5

6

7

1-8,21-23

A(0-10)

ША

Шина адреса

Шина адреса

вход

1,0,z

9-11,13-17

D(0-8)

ШД

Шина данных

Вывод данных

выход

1,0,z

12

GND

Общ

Сигнал питания

Напряжение питания (+0В)

-

-

18-20

CS1-CS3

ВК3, ВК2, ВК1

Выбор кристалла

Выбор микросхемы; L-уровень сигнала подключает ПЗУ к системной шине

вход

1

24

Ucc

Пит

Сигнал питания

Напряжение питания (+5В)

-

-

Структура микросхем содержит все функциональные узлы типичного варианта ее построения рисунок 15. В качестве элемента памяти использован статический триггер на четырех транзис­торах, два из которых, VT3 и VТ4, являются инжекторами транзисторов VT2 и VT1 соответственно. Двухэмиттерными транзис­торами управляют сигналы адресной шины Xi и разрядных шин РШ0, РШ1. При Хi=0 триггер находится в режиме хранения, так как при этом фиксируется состояние плеч триггера. При Xi = 1 оба эмиттерных перехода, подключенных к адресной шине, закрываются, и состояние триггера зависит от потенциалов раз­рядных шин: при низком потенциале шин в режиме считывания в одну из них потечет ток, а именно в ту, со стороны которой транзистор открыт; в другой тока не будет.

Рисунок 19 – Функцио­нальные элементы мик­росхем статических ОЗУ на

биполярных транзи­сторах, элемент памяти ТТЛ

При записи но шинам в форме парафазного сигнала РШ1=D, РШ0=D к плечам триггера подводится информации. Асимметрия и потенциалах шин вызовет переключение триггер в состояние, определяемое потенциалами шин: например, при РШ1=O, РШ0=1 (запись 0) откроется VT2, через него в шипу потечет ток инжектора VT4, а транзистор VT1 закроется. При записи 1 состояния транзисторов изменятся па обратные.

Схема подключения ОЗУ и ПЗУ к магистралям показана на рисунке 19.

Соседние файлы в папке Проектирование управляющей микроЭВМ на базе