Добавил:
Upload Опубликованный материал нарушает ваши авторские права? Сообщите нам.
Вуз: Предмет: Файл:
Рисунки_к_лекциям_МПУ.doc
Скачиваний:
3
Добавлен:
20.08.2019
Размер:
6.53 Mб
Скачать

Рисунки к разделу «Организация и структура типового микроконтроллера»

Структура микроконтроллера


Рисунки к разделу «Процессорное ядро типового микроконтроллера»

Структура процессорного ядра микроконтроллера


Рисунки к разделу «Модули памяти: оперативные запоминающие устройства»

Статическое оперативное запоминающее устройство

Рисунки к разделу «Модули памяти: постоянные запоминающие устройства»

Постоянное запоминающее устройство

Рисунки к разделу «Модуль сторожевого таймера»

Структура модуля сторожевого таймера

Рисунки к разделу «Модули параллельных портов ввода-вывода»

Квазидвунаправленный

порт ввода-вывода

Двунаправленный порт ввода-вывода

Двунаправленный порт ввода-вывода

с «подтягивающим» резистором

Двунаправленный порт ввода-вывода

с альтернативной функцией

Рисунки к разделу «Модули таймеров/счетчиком и процессоров событий»

Модуль таймера/счетчика

Структура каналов захвата/сравнения

Временные диаграммы ШИМ

Структура процессора событий

Рисунки к разделу «Модули последовательного обмена»

Синхронная передача данных:

а – структура; б – временная диаграмма

Асинхронная передача данных:

а – структура; б – временная диаграмма

Структура модуля последовательного обмена UART

Рисунки к разделу «Модуль АЦП»

Модуль аналого-цифрового преобразователя

Рисунки к разделу «Модуль ЦАП»

Модуль цифро-аналогового преобразователя

Рисунки к разделу «Модуль аналогового компаратора»

Модуль аналогового компаратора

Рисунки к разделу «Разработка прикладных программ»

Процесс разработки прикладных программ


Рисунки к разделу «Структурная схема микроконтроллера 8051»

Структура базового микроконтроллера 8051

Рисунки к разделу «Процессорное ядро микроконтроллера 8051»

Структура процессорного ядра микроконтроллера 8051

Структура операционного устройства

7

6

5

4

3

2

1

0

C

AC

F0

RS1

RS0

OV

P

Флаг

Назначение

C

Флаг переноса. Устанавливается-сбрасывается аппаратно или программно во время выполнения арифметических и логических операций

AC

Флаг промежуточного переноса. Устанавливается-сбрасывается аппаратно при выполнении операций сложения или вычитания для индикации факта переноса-заема из бита 3 младшей тетрады

F0

Флаг пользователя. Устанавливается-сбрасывается программно как флаг состояния, определяемый пользователем

RS1

RS0

Разряды управления выбором номера банка регистров общего назначения.

Устанавливаются-сбрасываются программно

RS1

RS0

Банк

Область РПД

0

0

0

00Н…07Н

0

1

1

08Н…0FH

1

0

2

10H…17H

1

1

3

18H…1FH

OV

Флаг переполнения. Устанавливается-сбрасывается аппаратно во время выполнения арифметических операций для обозначения состояния переполнения

Резервный разряд (состояние логической единицы)

P

Флаг четности (паритета). Устанавливается-сбрасывается при выполнении операций для индикации четности-нечетности количества единиц в содержимом аккумулятора. Доступен только для чтения

Процедуры выборки команд различной сложности

Структура блока шины адреса и указателей

Длительность сигнала сброса МК

Цепи сброса МК:

а – RC-цепь; б – микросхема сброса

Рисунки к разделу «Организация памяти»

Организация памяти базового микроконтроллера 8051


0FFFH

· · ·

О бласть программ

8 байт

23H  UART

Вектор прерывания UART

8 байт

1BH  T/C1

Вектор прерывания таймера-счетчика 1

8 байт

13H  INT1

Вектор внешнего прерывания 1

8 байт

0BH  T/C0

Вектор прерывания таймера-счетчика 0

8 байт

03H  INT0

Вектор внешнего прерывания 0

3 байт

00H  RESET

Стартовый адрес

Структура резидентной памяти программ

7FH

· · ·

30H

7F

7E

7D

7C

7B

7A

79

78

2FH

77

76

75

74

73

72

71

70

2EH

6F

6E

6D

6C

6B

6A

69

68

2DH

67

66

65

64

63

62

61

60

2CH

5F

5E

5D

5C

5B

5A

59

58

2BH

57

56

55

54

53

52

51

50

2AH

4F

4E

4D

4C

4B

4A

49

48

29H

47

46

45

44

43

42

41

40

28H

3F

3E

3D

3C

3B

3A

39

38

27H

37

36

35

34

33

32

31

30

26H

2F

2E

2D

2C

2B

2A

29

28

25H

27

26

25

24

23

22

21

20

24H

1F

1E

1D

1C

1B

1A

19

18

23H

17

16

15

14

13

12

11

10

22H

0F

0E

0D

0C

0B

0A

09

08

21H

07

06

05

04

03

02

01

00

20H

R7

1FH

Банк 3

R0

18H

R7

17H

Банк 2

R0

10H

R7

0FH

Банк 1

R0

08H

R7

07H

Банк 0

R0

00H

Побайтно адресуемая

область ОЗУ

П обитно адресуемая область ОЗУ

Б анки регистров общего

назначения

Структура резидентной памяти данных

Подключение внешней памяти программ и данных