- •Міністерство освіти та науки України
- •1 Пояснювальна записка
- •1.1 Мікро архітектура мікро контролера mcs - 51
- •1.1.1 Призначення регістрів sfr та окремих бітів цих регістрів
- •1.1.2 Система команд мікро контролера mcs – 51
- •1.2.1 Потенційні та імпульсні сигнали
- •1.2.3 Синхронні тригери
- •1.3 Лічильники.
- •1.3.1 Синхронні двійкові лічильники
- •2 Склад адміністративної контрольної роботи Завдання 1
- •Завдання 2
- •Приклад виконання варіанту №30
- •Завдання 3
Міністерство освіти та науки України
Харківський радіотехнічний технікум
МЕТОДИЧНИЙ ПОСІБНИК
для виконання Адміністративної Контрольної Роботи (АКР)
з навчальної дисципліни
“Комп’ютерна логіка”
для груп ОТ-311, ОТ-321, ОТ-331
зі спеціальності 5.05010201
“ Обслуговування комп’ютерних систем і мереж ”
Розробив викладач першої категорії Пуйденко В.О.
ЗМІСТ
Пояснювальна записка……………………………………………………….3
1.1 Мікро архітектура мікро контролера MCS – 51………………………...3
1.1.1 Призначення регістрів SFR та окремих бітів цих регістрів……………8
1.1.2 Система команд мікро контролера MCS – 51…………………………...9
1.2 Тригери…………………………………………………………………...14
1.2.1 Потенційні та імпульсні сигнали……………………………………….14
1.2.2 Основна модель синхронного потенційного автомату………………..17
1.2.3 Синхронні тригери………………………………………………………19
1.3 Лічильники. ……………………………………………………………..19
1.3.1 Синхронні двійкові лічильники………………………………………...20
2 Склад адміністративної контрольної роботи…………………………..21
2.1 Завдання 1. Приклад виконання………………………………………...21
2.2 Завдання 2. Приклад виконання………………………………………...23
2.3 Завдання 3. Приклад виконання………………………………………...29
1 Пояснювальна записка
1.1 Мікро архітектура мікро контролера mcs - 51
У внутрішню мікро архітектуру MCS – 51 входять:
- восьми бітний ЦП, який оптимізований для реалізації функцій управління;
- вбудований тактовий генератор;
- адресний простір пам’яті програм64к байти;
- адресний простір пам’яті даних64к байти;
- внутрішня пам'ять програм 4к байти;
- внутрішня пам'ять даних 128 байт;
- додаткові можливості з виконання операцій булевої алгебри;
- 32 спрямовані лінії введення – виведення, що індивідуально адресуються;
- 2 шістнадцяти бітних багатофункціональних таймери/лічильники;
- повно дуплексний асинхронний прийомо – передавач;
- векторна система переривань з двома рівнями приорітету і шістьма джерелами подій;
Мікро контролери MCS – 51 мають гарвардську архітектуру – роздільні адресні простори пам’яті програм і даних.
Об’єм внутрішньої (резидентної) пам’яті программоже складати 4К, 8К, 16К та 32К. При необхідності користувач може розширяти пам'ять програм встановленням зовнішнього ПЗП. Доступ до внутрішнього або зовнішнього ПЗП визначається значенням сигналу на виводі ЕА (External Access):
EA=Vcc(напруга живлення) – доступ до внутрішнього ПЗП;
EA=Vss(потенціал землі) - доступ до зовнішнього ПЗП;
Область нижчих адрес пам’яті програм використовується системой переривань, архітектура мікро контролера MCS – 51 забезпечує підтримку п’яти джерел переривань:
двох зовнішніх переривань;
двох переривань від таймерів;
переривання від послідовного порту;
Адреси векторів переривань розташовані з інтервалом у вісім байт.
0003 h зовнішнє переривання 0 (вивід INT0);
000Bh переривання від таймера 0 (за прапорцем TF0);
- 0013 hзовнішнє переривання 1 (вивідINT1);
- 001B h переривання від таймера 1 (за прапорцем TF1);
- 0023h переривання від послідовного порту;
Пам'ять даних відокремлена від па’мяті програм. У цій області можлива адресація 64К зовнішнього ОЗП. Приз вертанні до зовнішньої пам’яті даних ЦП мікро контролера генерує відповідні сигнали читання – запису (RD та WR). Взаємодія з внутрішньою пам’яттю даних здійснюється на командному рівні, при цьому командні сигнали RD та WR не виробляються.
Нижні 128 байтів внутрішньої пам’яті даних наведені нижче на рисунку 4:
-
Область ОЗП, що адресується по байтам
(direct, indirect)
7Fh
7Eh
7Dh
7Ch
7Bh
7Ah
79h
78h
77h
76h
75h
74h
73h
72h
71h
70h
Область ОЗП, що адресується по бітам
(direct)
0Fh
0Eh
0Dh
0Ch
0Bh
0Ah
09h
08h
07h
06h
05h
04h
03h
02h
01h
00h
RB3
RB2
RB1
*SP після RESET
RB0(R7..R0)
Рисунок
4– нижні 128 байтів внутрішнього ОЗП
Перші 32 байти представляють собою 4 банки (Registers Bank) по вісім регістрів R7..R0. Регістри R1,R0 в любому із банків можуть бути використані, як регістри непрямої адреси.
Наступні за регістровими банками 16 байтів створюють блок ОЗП, що адресується по бітам. Набір інструкцій MSC– 51містить широкий вибір операцій над бітами (булевий процесор), а 128 бітів у цьому просторі адресуються прямо та мають адреси від 00h до 7Fh.
Всі байти у нижній 128 – байтовій частині простору ОЗП можуть бути адресовані як прямо, так і не прямо.
|
|
|
|
|
|
|
|
B |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
Acc |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
PSW |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
IP |
|
|
|
|
|
|
|
P3 |
|
|
|
|
|
|
|
IE |
|
|
|
|
|
|
|
P2 |
|
|
|
|
|
|
|
SCON |
SBUF |
|
|
|
|
|
|
P1 |
|
|
|
|
|
|
|
TCON |
TMOD |
TL0 |
TL1 |
TH0 |
TH1 |
|
|
P0 |
SP |
DPL |
DPH |
|
|
|
PCON |
Розташування регістрів спеціальних функцій у просторі SFR показане на рисунку 5. Цей простір містить в собі регістри портів Р0, Р1 Р2, Р3, таймери, засоби управління периферією, регістр прапорців PSW, акумулятор Acc та допоміжний регістр В.
Для 16 адрес у просторі SFR мається можливість як байтової, так і бітової адресації.