3.6.3. Логический элемент с разрешением по входу

В

Рис. 3.16. Обозначение элемента с разрешением по входу

сигнале передачи информации, наряду с использованиемz-состояния, блокирующего передачу информации на выход, возможна блокировка приема информации, для чего логический элемент снабжается специальным выводом разрешения по входу EI (enable input). При отсутствии команды разрешения на выходе фиксируется, допустим, высокий уровень, который не меняется при изменении входных сигналов (рис. 3.16).

Контрольные вопросы и задания

1. Какие состояния ЛЭ по выходу вы знаете?

2. Каким параметром определяется быстродействие ЛЭ?

3. Для ЛЭ, приведенных на рис. 3.10, составьте таблицу состояний.

4. Цифровые устройства комбинационного типа

Комбинационными называются логические устройства, значения выходных сигналов которых в любой момент времени определяются входными сигналами в этот же момент времени (с точностью до временной задержки).

Существует большое разнообразие комбинационных цифровых устройств: преобразователи двоичных кодов, цифровые компараторы, сумматоры и перемножители двоичных чисел, коммутаторы цифровых сигналов и т. д. Указанные устройства выпускаются в виде микросхем и сопровождаются подробным описанием работы в виде таблиц истинности и/или временных диаграмм, что позволяет разобраться с правилами их функционирования. Для примера рассмотрим несколько комбинационных устройств.

4.1. Преобразователи кодов, шифраторы, дешифраторы

В цифровых системах используется множество арифметических кодов. Выбор кода влияет на удобство взаимодействия с устройствами ввода-вывода, на простоту выполнения арифметических операций, на аппаратные затраты и надежность. Преобразователи кодов могут быть синтезированы как комбинационные схемы. В устройствах, использующих декадную форму отображения информации (цифровые измерительные приборы, калькуляторы и др.) широко используется двоично-десятичный код 8421 (код образуется путем представления каждой десятичной цифры двоичным кодом).

Рассмотрим синтез преобразователя кода 8421 в код Грея. Функционирование преобразователя представлено таблицей истинности (см. табл. 4.1), которой соответствуют карты Карно (см. рис. 4.1). На картах отмечены избыточные комбинации (Ф), соответствующие десятичным цифрам от 10 до 15. Из карт Карно после доопределения получим выражения для функций выхода преобразователя в СДНФ:

;

;

;

.

Таблица 4.1

Десятичное число	Код 8421				Код Грея
					Y4	Y3	Y2	Y1
0	0	0	0	0	0	0	0	0
1	0	0	0	1	0	0	0	1
2	0	0	1	0	0	0	1	1
3	0	0	1	1	0	0	1	0
4	0	1	0	0	0	1	1	0
5	0	1	0	1	0	1	1	1
6	0	1	1	0	0	1	0	1
7	0	1	1	1	0	1	0	0
8	1	0	0	0	1	1	0	0
9	1	0	0	1	1	1	0	1

Рис. 4.1. Карты Карно преобразователя кодов

Схема, выполненная на основании этих структурных формул в базисе И-НЕ, приведена на рис. 4.2.

Рис. 4.2. Структурная схема преобразователя кодов

Ш

Таблица 4.2

Входы				Выходы
				Y1	Y0
0	0	0	1	0	0
0	0	1	0	0	1
0	1	0	0	1	0
1	0	0	0	1	1

ифраторы– преобразователи позиционного кода в двоичный, т. е. преобразующие сигнал 1 на одном из входов в соответствующий код на выходных шинах. Если на выходе снимаетсяm –разрядный код, то максимальное число входов n= 2^m. Если используются все 2^mвходы, то такой шифратор называют полным, если не все, – то неполным. Функционирование шифратора 42 представлено таблицей истинности (табл. 4.2). Из таблицы следует:

;

,

т. е. для построения такого шифратора требуется два ЛЭ ИЛИ на два входа.

Аналогично строятся шифраторы на большее число разрядов.

Недостаток таких шифраторов – неоднозначность, если возбуждены сразу несколько входов. Чтобы шифратор откликался только на один возбужденный вход, строят приоритетные шифраторы. В них, в случае одновременного возбуждения нескольких входов, выходной код будет соответствовать «старшему» («младшему») номеру из возбужденных входов. На рис. 4.3 приведено обозначение такого шифратора. Приоритетный шифратор имеет дополнительные выводы: Е₁– сигнал включения шифратора,Е₀– сигнал об отсутствии возбужденных входов,G– сигнал на выходе, свидетельствующий о наличии хотя бы одного возбужденного входа.

Наличие выводовЕ₁,Е₀, Gпозволяет наращивать разрядность шифраторов.

Дешифратор– преобразователь двоичногоn-разрядного кода в унитарный 2ⁿ-разрядный код, т. е. дешифратор имеетnвходов иm = 2ⁿвыходов. Каждому набору входных переменных соответствует возбуждение (появление логической единицы или нуля) на выходе, десятичный номер которого соответствует двоичному коду.

Р

Таблица 4.3

m	Входы		Выходы
	x1	x0	Y3	Y2	Y1	Y0
0	0	0	0	0	0	1
1	0	1	0	0	1	0
2	1	0	0	1	0	1
3	1	1	1	0	0	0

ассмотрим пример построения двухразрядного дешифратора. Функционирование дешифратора можно представить таблицей истинности (табл. 4.3) Из таблицы получим выражения для функций выхода (Y₁) дешифратора:

;

;

;

.

Из полученных соотношений видно, что для построения дешифратора нужно четыре логических элемента И на два входа и два инвертора. Часто дешифраторы строятся в базисе И-НЕ (см. рис. 4.4). В этом случае выходы будут инверсными, т. е. возбужденному выходу соответствует логический ноль; и чтобы получить прямой выход, надо еще четыре инвертора. Для расширения возможностей дешифратора в интегральных схемах делается еще один вход Е– разрешение. Для его организации берутся элементы И-НЕ на 3 входа – третьи входы объединятся и образуют вход разрешения. В этом случае дешифратор работает, когда на входеЕлогическая единица.

Рис. 4.4. Структура дешифратора

Графическое изображение дешифраторов приведено на рис. 4.5. Если выходы инверсные, то обозначаются кружочками.

Наличие входа разрешения позволяет наращивать разрядность дешифратора. На рис. 4.6 показано, как построить трехразрядный дешифратор, используя двухразрядные.

Рис. 4.6. Наращивание дешифраторов

Для всех наборов входных переменных, где x₃ = 0, будет работатьDC2, т. к. на его входЕ₂будет приходить единица. Когдаx₃=1, соответственно работает дешифраторDC3. Таким образом, получается три входа и восемь выходов. Для расширения числа входов и выходов можно воспользоваться параллельным (прямоугольным) дешифратором, но для этого, кроме дешифраторов, нужны элементы 2И.

Используя дешифраторы и дополнительные логические элементы, можно реализовать практически любую логическую функцию.

Рассмотрим такой пример

.

Таблица истинности для этой функции имеет вид табл. 4.4. Для ее реализации необходим дешифратор 24 и логический элемент ИЛИ на два входа (рис. 4.7). Когдаx₁ илиx₂равны единице (для набораn = 1 иn = 2), на выходах дешифратора (1 или 2) появляется единица и соответственно выходная функция будет равна 1.

Таблица 4.4

n	x2	x1	F
0	0	0	0
1	0	1	1
2	1	0	1
3	1	1	0

Рис. 4.7. Структурная схема сумматора по модулю 2 на дешифраторе