Минимизировать произвольную логическую функцию с помощью диаграмм Вейча. Каскадное подключение дешифраторов, увеличение разряда дешифратора на n.

При синтезе схемы рекомендуется придерживаться следующей последовательности действий:

1. Нарисовать базовый дешифратор.

2. Определить количество дешифраторов в выходной части каскада (общее количество выходов схемы разделить на количество выходов базового дешифратора) и нарисовать выходную очередь каскада.

3. Нарисовать входную шину каскада нужной разрядности (из расчета N=2^{n}, где N -количество выходов схемы, n - количество необходимых входных линий).

4. Соединить входные информационные линии дешифраторов выходного каскада и младшие разряды входной информационной шины.

5. Количество выходов дешифраторов следующей очереди каскада равно количеству дешифраторов предыдущей очереди. Следовательно, определить количество дешифраторов в следующем каскаде можно, поделив количество дешифраторов в предыдущем каскаде на количество выходов базового дешифратора. Нарисовать следующую очередь.

6. Подключить выходы следующей очереди к разрешающим входам дешифраторов предыдущей очереди (на схемах очереди следуют справа налево ). Входные информационные линии дешифраторов следующей очереди подключаются к следующим разрядам входной шины каскада и т.д.

Каскадное подключение демультиплексора, увеличение разряда демультиплексора на n.

Каскадирование используется для увеличения числа коммутируемых каналов (выходов). Основой для каскадирования служат демультиплексоры, имеющие входы разрешения, или стробирования. С помощью разрешающего сигнала демультиплексор переводится во включенное или выключенное состояние. Каскадирование демультиплексоров с одним разрешающим входом осуществляется по двухступенчатой схеме. Вторая ступень в виде столбца составляется из однотипных демультиплексоров, количество которых определяется числом ./ информационных выходов единственного демультиплексора первой ступени. Информационный вход X каждого демультиплексора второй ступени соединяется друг с другом, образуя общий информационный вход устройства. Аналогично одноименные адресные входы А* (к = 0,...,К-) каждого демультиплексора второй ступени соединяются друг с другом, образуя старшие разряды адресного кода каскадного включения демультиплексоров. Входы разрешения подключаются к выходам демультиплексора первой ступени. Так как демультиплексор первой ступени выполняет функции дешифратора, на его информационный вход X подается уровень логического 0 или 1 (в зависимости от того, какой активный уровень имеет разрешающий сигнал Е) демультиплексоров второй ступени. Общее число коммутируемых выходов равно Jx 2.

Реализовать rs триггер на элементах или-не.

RS триггер можно построить и на логических элементах "ИЛИ". Его схема приведена на рисунке 2. Принцип работы RS триггера, собранный на логических элементах "ИЛИ" будет точно таким же, как и рассмотренный ранее. Единственное отличие в работе этой схемы по сравнению с предыдущей схемой RS триггера будет заключаться в том, что сброс и установка триггера будет производиться единичными логическими уровнями. Эти особенности связаны с принципами работы инверсной логики, которые рассматривались ранее.

Рисунок 1 - Схема простейшего RS триггера на логических элементах ИЛИ-НЕ. Входы R и S прямые (активный уровень '1')