21.02.12
Арифметические команды
28.0212
IIраздел
Однокристальные и универсальные
2.1 Однокристальный 16-разрядный intel8086
16-разряжный процессор 1-ого поколения i80186/i40188\i80286
Размеры крисаталла -5,5х
Корпус 40 контактов, около 29000 транзистровов. Рпотрбления - 1,7 В; напряжение питания +5в, тактовая частота 5Мгц(10Мгц)
Микропроцессор выпаолняет операции над 8 и 16разрядными данными, представленными в двоичном или 2-10ичном виде, может обрабатывать отдельные биты, а также строки или массивы данных, имеет встроенные аппратные средства умножения и деления.
МП может выполнять операции над следущими форматами данных.
Байт без знака
байт со хнака
Слово без знака
слово со знаком
упакованное 2-10 число
распокованное 2-10 число
МП имеет внут СОЗУ, емкостью 14*16 байт, шина адреса 20 разрядный. Адресное простанство 2 в 20 степени. (1 мегабайт). Адресное простанство УВВ 64кб. В МП реализованиа многоуровненвая векторная система прерываний, кол-во векторов до 256.
Предусмотернная организация прямлого доступа к памяти, по которому МП прекращает работу и рерводит ША и ШД в высокоимпендансное состояние.
Среднее время выполнения команды 12 тактов. INTEL8086 может работать в 2-х режимазvmxиmin/
Minрежим используется при посторонии однопроцессорных систем,max- наоборот.
Структурная схема МП INTEL8086
В МП IINTELприменена архитектура, которая позволяет срвмещать во времени циклы исполнения и выборки из памяти кодов последующих команд.Это достигается параллельной работой 2-х сравнительно независимых устройств - О устройства и шинного интерфейса.
О устройство выполняет команду, а шинный интерфейс осуществляет взаимодействие с внешней шиной - выставляет адреса, считывает коды команд и операнды, записывает результат вычисления в память или в УВВ.
О устройство состоит из регистров общего назначения (РОН), предназначенных для хранения промежуточных результатов вычисления - данных и адресов; АЛУ с буферными регистрами, регистров - флагов (ПСВ), схемы управления и синхронизации, которые дешифрует коды команд. и генерирует управляющие сигналы для всех блоков схем микропроцессора.
Шинный интерфейс состоит из 6байтной памяти, которая называется очередью команд, 4сегментных регистров (CS,DS,SS,ES), УКАЗАТЕЛЯ КОМАНДIP, сумматора, а также вспомогательных регистров связи и буферных схем шин адреса данных.
Очередь команд работает принципу FIFOи сохраняет на выходе порядок поступления команд . Длина очереди - 6 байт. Если О устройство занято выполнением команды, шинный интерфейс самостоятельно инициирует опережающую выборку из кодов команд из памяти в очередь команд. Выборка из памяти очередного командного слова осуществляется, когда в очереди обнаруживается 2 свободных байта. Очередь увеличивает быстродействие процессора в случае последовательного выполнения команд.
При выборке команд переходов, запросов и возвращение из-под программ, обработки запросов прерываний очередь команд сбрасывается и выборка начинается с нового места программной памяти.
Кроме того шинный интерфейс формирует физический 20-разрядный адрес из 2-х 16-разрядных слов. Первым словом является содержимое одного их сегментных регистров, а второе зависит от типа адресации операнда или кода команды. Суммирование 16 разрядных слов происходит со смещением на 4 разряда и осуществляется с помощью сумматора, который входит в состав шинного интерфейса.
Назначение контактов БИС зависит от режима работы МП. 8 контактов имеют двойное назначение, обозначение в скобках соответствует максимальному режиму. Условно все сигналы сожно разделить на 9 групп.
Адрес, данные AD15-AD0. В режиме мультиплесированиея передается 16 бит адреса А15-А0, а затем данныеD15-D0.
A19-A16- старшие разряды адреса
#BHE- разрешение старшего байта служит для подключения банка в памяти к ШД. Решетка показывает, что активным уровнем сигнала является низкий.
Строк адреса STB- предназаначен для загрузки адреса из МП во внеш. регистр адреса.