Организация интегральной операционной части
Интегральные ОЧ (микропроцессоры с микропрограммным управлением) содержат на кристалле необходимые средства для реализации алгоритмически полных систем микроинструкций. Под алгоритмической полнотой понимается возможность отображения любого вычислительного алгоритма в данной системе микроинструкций. Обычно интегральные ОЧ имеют избыточную систему микроинструкций, что обеспечивает возможность многовариантной реализации исходного алгоритма с целью дальнейшего выбора оптимального варианта.
Интегральные ОЧ выпускаются в виде разряднонаращиваемых процессорных секций (ПС) по 2, 4, 8, 16 бит. Процесс проектирования ОЧ на базе ПС упрощается по сравнению с ранее рассмотренным алгоритмом разработки ОЧ на дискретных компонентах.
Разработка фактически заканчивается на структурном этапе, если отображение алгоритма в системе микроинструкций произошло удовлетворительно, в противном случае интегральные ОЧ наращивают дополнительными аппаратными средствами вне кристалла, тогда все этапы ранее рассмотренного алгоритма сохраняются, а сама интегральная ОЧ представляется как дискретный компонент.
В качестве примера рассмотрим организацию интегральной ОЧ типа К584ВМ1 (рис. 13). Этот микропроцессор выполнен по технологии И2Л (интегральной инжекционной логики), относится к системам среднего быстродействия, по входам и выходам совместим с элементами ТТЛ технологий, обеспечивает реализацию микроинструкций за цикл, равный 300 – 500 нс. ПС имеет разрядность 4 бита, разряднонаращиваема, выполняет 512 микроинструкций, что позволяет реализовать любую требуемую систему операций.
Основу ОЧ составляет комбинационное арифметико-логическое устройство (АЛУ), выполняющее 8 логических и 8 арифметических действий над двоичными дополнительными кодами. АЛУ имеет два входа, подключенных к мультиплексору первого операнда (МА) и к мультиплексору второго операнда (МВ). Мультиплексоры коммутируют выходные шины возможных источников операндов: усилителей входной шины (ШИНВх), блока регистров общего назначения (БРОН), рабочего регистра (аккумулятора) (РР), расширителя (РРР). Результат с выхода АЛУ может поступать на буферы (ВБ) шины выхода (ШИНВых) и во все вышеперечисленные регистры.
Регистры РОН0 - РОН7 используются как внутренняя сверхоперативная память, РОН7 также может использоваться как накапливающий регистр программного счётчика ПСч, который состоит из РОН7 и комбинационного инкрементора ИПСч. Код с выхода АЛУ также может сдвигаться влево или вправо в мультиплексорах одинарного сдвига СДВ1 и в мультиплексорах сдвига двойного слова СДВ2. Результаты сдвигов фиксируются в РР и в РРР.
АЛУ, ПСч, сдвигатели разрядно наращиваются соответственно по входу и выходу переноса АЛУ (ПАЛУ), инверсным входу и выходу ПСч, двунаправленным инверсным входам/выходам !СД1, !СД2. ИПСч в младшей позиции, в зависимости от условий на входе управления инкрементом (УИ), может вести счёт на +1 или +2, что позволяет использовать ПСч как источник адреса командного цикла с выводом результата на адресную шину (ШинА). Через мультиплексор адреса (МАДР) на ШинА можно также выводить принудительно адрес из РР или РРР при пассивном состоянии сигнала ПР (приоритет).
Управление ПС осуществляется кодом микроинструкции, который вводится по 9-разрядной шине кода микроинструкции (КМИ). Дополнительно в большинстве микроинструкций в управлении участвует входной перенос (ВхПАЛУ). Кроме этого, на ряд операций могут влиять сигналы на входах сдвига !СД1, !СД2. Код микроинструкции на внутренней программируемой логической матрице (ПЛМ) разворачивается в 20-разрядный внутренний код управления (ВнУПР), который фиксируется в регистре операций (РО). Фиксация внутреннего кода управления в РО осуществляется по синхроимпульсу (СИ). Период СИ определяет длительность микрокомандного цикла.
На ПЛМ также воздействуют два бита позиции (ПОЗ 1,0), которые определяют модификацию инструкции в зависимости от позиции ПС в разрядной сетке ОЧ. В старшей секции необходимо обрабатывать знаки. В младшей секции учитывать входные переносы АЛУ, ПСч и воздействие сигнала управления инкрементом. В средних секциях модификации микроинструкции не осуществляется. Кодировка ПОЗ для каждой секции задается жестко путём распайки на плате. ЛУ по окончании
каждого микрокомандного цикла могут выводиться на шины ВыхПАЛУ, старший бит мультиплексора А3, старший бит мультиплексора В3, выходы сдвигов !СД1, !СД2, 3/0 бит (старший/младший бит РРР). Многоразрядные коды, как условия, можно выводить на ШИНВых и ШИНА с дальнейшим анализом в блоке микропрограммного управления (до 8 битов/цикл).