49 ПОЛУПРОВОДНИКОВЫЕ

ЗАПОМИНАЮЩИЕ УСТРОЙСТВА

5.1. Оперативные запоминающие устройства

5.1.1. Принципы построения схем ОЗУ

Простейшей схемой, которая может использоваться для хранения одноразрядного числа, является бистабильная ячейка - RS-триггер. Для превращения триггера в элемент памяти надо дополнить схему компонентами, позволяющими выбирать данный элемент из многих других и управлять записью и считыванием. Логическая схема, иллюстрирующая принцип построения элемента памяти ОЗУ, показана на рис. 5.1. Вход S является входом выборки элемента, W - входом разрешения записи. При S =1 и W =1 в триггер записываются данные, присутствующие на входе I . Если S =0 и W =0 происходит считывание

данных с выхода O (выходной элемент И-НЕ имеет выход с открытым коллектором, что позволяет объединять выходы нескольких элементов памяти по схеме «монтажное ИЛИ»).

Рис. 5.1. Логическая схема замещения элемента памяти ОЗУ

При построении схемы ЗУ для выборки одного из элементов памяти используются дешифраторы. Схема ОЗУ с информационной емкостью 4 бита и организацией 4 слова х 1 разряд показана на рис. 5.2. Кодовое слово на адресных входах дешифратора определяет один из четырех элементов, доступных для записи или считывания. Схема имеет один вход DI и один выход DO данных. Режим «запись» или «чтение» определяется сигналом

на входе W / R (Write/Read).

50

Рис. 5.2. Схема ОЗУ с организацией 4 слова х 1 разряд

Наращивание разрядности ячейки памяти иллюстрируется схемой рис. 5.3. Если на объединенных входах выборки единичный уровень, то одновременно могут быть записаны или считаны все биты четырехразрядного слова данных. ЗУ, показанные на рис. 5.2 и 5.3, имеют одинаковую информационную емкость (4 бита).

ЦИФРОВЫЕ УСТРОЙСТВА И МИКРОПРОЦЕССОРЫ ЧАСТЬ 2

51 ПОЛУПРОВОДНИКОВЫЕ

ЗАПОМИНАЮЩИЕ УСТРОЙСТВА

Рис. 5.3. Схема ОЗУ с организацией 1 слово х 4 разряда

Запоминающее устройство, показанное на рис. 5.2, представляет собой схему с одномерной, или линейной, адресацией. В интегральных схемах ЗУ элементы памяти занимают почти всю площадь кристалла и образуют двумерную структуру. Это предопределяет целесообразность

двумерной адресации.	Вдоль и поперек кристалла ИС проложены
горизонтальные (Yi ) и	вертикальные ( X j ) шины, образующие

прямоугольную матрицу. В узлах матрицы расположены элементы памяти, вход выборки которых подключен через схему И к соответствующим шинам (рис. 5.4а). Для доступа к элементу с номером ij должны быть

поданы активные (единичные) уровни на горизонтальную Yi и вертикальную X j шины, подключенные к выходам дешифраторов строк и столбцов соответственно.

52

Рис. 5.4. ОЗУ с организацией 16 слов х 1 разряд: а – схема, б – УГО

Для того, чтобы интегральные схемы можно было объединить в ЗУ необходимого объема и организации, микросхемы памяти снабжаются дополнительным входом управления CS (Chip Select). С этой же целью выходные каскады строят по схеме с открытым коллектором или с тремя состояниями. Если сигнал на входе CS , называемом входом выбора или доступа к ИС, равен 0, то запись в элементы памяти запрещена и выход DO переводится в третье (высокоомное) состояние. В режиме чтения

( CS =1, W / R = 0 ) на выход поступают данные из элемента памяти, номер которого определяется адресным кодом. При записи данных

( CS =1,W / R =1 ) выход схемы находится в третьем состоянии. Условное обозначение схемы ОЗУ показано на рис. 5.4б (RAM - Random Access Memory).

Для того, чтобы получить наибольшую информационную емкость одной микросхемы ЗУ, необходимо предельно упростить схему элемента памяти. Схема, показанная на рис. 5.1, содержит большое число компонентов и представляет собой логическую схему замещения элемента памяти. Общие принципы построения ИС ЗУ иллюстрируют и схемы

ЦИФРОВЫЕ УСТРОЙСТВА И МИКРОПРОЦЕССОРЫ ЧАСТЬ 2

53 ПОЛУПРОВОДНИКОВЫЕ

ЗАПОМИНАЮЩИЕ УСТРОЙСТВА

рис. 5.2-5.4. Эти схемы позволяют выделить следующие основные узлы ИС схем памяти (рис. 5.5):

−накопитель (НК);

−дешифраторы строк и столбцов;

−устройства записи и считывания;

−устройство управления.

Рис. 5.5. Типовая структурная схема ИС ОЗУ

Накопитель представляет собой матрицу элементов памяти, объединенных в строки и столбцы. В накопителях статических ОЗУ используются триггерные элементы памяти. На рис. 5.6а показан элемент, выполненный на основе ТТЛ-схем. Многоэмиттерные транзисторы Т1 и Т2 образуют триггер. Два эмиттера каждого транзистора используются для выборки элемента, один - для считывания состояния триггера и записи данных. Один из транзисторов всегда открыт, другой - закрыт. Если открыт Т1, то считается, что триггер находится в единичном состоянии,

если Т2 - то в нулевом. Когда на линиях X j и Yi , называемых также

адресными шинами, высокий уровень напряжения (близкий к +5В), ток открытого транзистора протекает через разрядную шину (РШ1 или РШ0) и создает напряжение на одном из резисторов (R1 или R2). В устройстве считывания УС определяется разность напряжений на резисторах R1 и R2 и в зависимости от того, какой знак имеет эта разность, формируется

54

нулевой (если напряжение на R2 больше, чем на R1) или единичный (если больше напряжение на R1) уровень сигнала на выходе DO .

Рис. 5.6. Схемы элементов ИС ОЗУ:

а– статическое ЗУ на основе ТТЛ-схем,

б– динамическое ЗУ на основе

МОП-схем

Если при высоких уровнях на адресных шинах создать с помощью устройства записи УЗ высокое напряжение на разрядной шине РШ1 и низкое - на РШ0, то транзистор Т2 откроется, а Т1 - закроется (независимо от предыдущего состояния, что будет означать запись "нуля" в элемент памяти. При обратном соотношении напряжений на разрядных шинах в триггер будет записана «единица». Выбор режима (чтение-запись) осуществляется с помощью управляющего сигнала W . При записи выход DO должен находиться в третьем (высокоомном) состоянии. Если хотя бы на одной адресной шине низкий (близкий к 0) уровень напряжения, то ток открытого транзистора замыкается на общий провод через эту адресную шину и не влияет на напряжения на разрядных линиях. Запись при этом также невозможна.

Элементы накопителей статических ОЗУ могут также быть выполнены на основе других биполярных (ТТЛШ, ЭСЛ, И2Л) и МОП

ЦИФРОВЫЕ УСТРОЙСТВА И МИКРОПРОЦЕССОРЫ ЧАСТЬ 2

55 ПОЛУПРОВОДНИКОВЫЕ

ЗАПОМИНАЮЩИЕ УСТРОЙСТВА

(n-МОП, р-МОП, КМОП) структур. Биполярные ЗУ отличаются высоким быстродействием, ИС ЗУ на МОП структурах имеют более высокую плотность упаковки.

В накопителях динамических ЗУ применяют элементы памяти, состоящие из транзисторного ключа и конденсатора (рис. 5.6б). Состояние элемента определяется наличием или отсутствием заряда конденсатора. Транзистор каждого элемента подключен к горизонтальным и вертикальным линиям. Горизонтальные линии представляют собой адресные шины, на которые поступает сигнал выборки. Вертикальные линии являются линиями данных, или разрядными шинами, к каждой из которых подключен усилитель - регенератор.

Когда активный уровень на адресной шине, номер которой определяется адресным кодом на входе дешифратора строк, разрешает доступ к элементам одной строки, все транзисторы в этой строке открываются. Через открытые транзисторы заряды конденсаторов переносятся на разрядные шины. С помощью усилителя-регенератора формируется напряжение соответствующее логической единице, если конденсатор заряжен, и нулю - если не заряжен. Выход усилителя, номер которого определяется адресным кодом на входе дешифратора столбцов, подключается к выходу данных микросхемы. Таким образом, происходит считывание данных из элемента памяти. Считывание сопровождается потерей заряда конденсатора, поэтому в цикле считывания происходит регенерация, т.е. повторная запись считанной информации. Для этого с помощью усилителя - регенератора на разрядной шине создается низкий или высокий уровень напряжения (в зависимости от величины заряда, переданного конденсатором на шину в процессе считывания). Регенерация производится одновременно во всех конденсаторах строки, в которой находится выбранный для чтения элемент памяти.

При записи данных на разрядной шине выбранного столбца с помощью усилителя формируется высокое или низкое напряжение (для записи 0 или 1). Конденсатор элемента памяти, находящегося на пересечении выбранного столбца и выбранной строки, в соответствии с величиной напряжения на разрядной шине заряжается или разряжается через открытый транзистор. Емкость конденсатора элемента памяти имеет величину порядка сотых долей пикофарады, поэтому даже при незначительных утечках заряд конденсатора сравнительно быстро теряется. Для сохранности записанной информации необходима периодическая регенерация с частотами в диапазоне сотен герц.

Быстродействие динамических ОЗУ обычно меньше, чем статических, но зато они имеют большую информационную емкость.

56

Примеры ИС:

К155РУ2 - статическое ОЗУ на основе ТТЛ-элементов емкостью 64 бит (16 слов х 4 разряда). Выходы - инверсные с открытым коллектором (рис. 5.7а). Время выборки - 50 нс.

К155РУ5 - статические ОЗУ на основе ТТЛ-элементов емкостью 256 бит (256х1). Выход - с открытым коллектором. Время выборки адреса - 90 нс.

КР565РУ2А - статическое ОЗУ на основе n-МОП структур емкостью 1024 бит (1024х1). Время выборки адреса - 450 нс.

КР565РУ3А - динамическое ОЗУ на основе n-МОП структур емкостью 16384 бит (16384х1). Выход - с тремя состояниями (рис. 5.7б). По входам и выходам - совместимость с ТТЛ-схемами. Время выборки – 300 нс. Время цикла считывания – 510 нс. 14разрядный адресный код, необходимый для выбора одной из 16384 ячеек памяти, задается в режиме мультиплексирования.

Рис. 5.7. ИС запоминающих устройств: а – статическое ОЗУ на 64 бит (16 слов х 4 разряда) К155РУ2,

б – динамическое ОЗУ на 16384 бит (16384 слова х 1 разряд) КР565РУ3А

Сначала на входы A0 – A6 подаются 7 младших разрядов кода, определяющие адрес строки. Они фиксируются сигналом стробирования

адреса строк RAS . Затем на те же входы подаются 7 старших разрядов, задающих адрес столбца. Эти разряды фиксируются сигналом

стробирования адреса столбцов CAS . Состояние входной информации

ЦИФРОВЫЕ УСТРОЙСТВА И МИКРОПРОЦЕССОРЫ ЧАСТЬ 2