- •Гласман К.Ф., Покопцева М.Н.
- •«Аудиовизуальная техника»
- •Введение
- •2. БАЗОВЫЕ ЛОГИЧЕСКИЕ СХЕМЫ
- •2.1. Логические элементы
- •2.1.1. Основные логические функции
- •2.1.2. Составление логических функций
- •2.1.3. Производные основных логических функций
- •2.1.4. Логические элементы как схемы временной селекции
- •2.1.5. Логические состязания
- •2.2 Триггеры
- •2.2.1 Бистабильная ячейка
- •2.2.2. Асинхронные и синхронные триггеры
- •2.2.3. Статический синхронный RS-триггер
- •2.2.4 Статический синхронный D-триггер
- •2.2.5 Триггеры типа M-S ("ведущий-ведомый")
- •2.2.6. Динамический D-триггер
- •3. КОМБИНАЦИОННЫЕ УСТРОЙСТВА
- •3.1. Преобразователи кодов
- •3.1.1. Шифраторы
- •3.1.2. Дешифраторы
- •3.1.4. Преобразователи двоичного кода в двоично-десятичный
- •3.1.5. Преобразователи двоично-десятичного кода в двоичный
- •3.1.6. Взаимное преобразование кода Грея и двоичного кода
- •3.1.7. Схемы контроля четности и нечетности
- •3.2. Мультиплексоры и демультиплексоры
- •3.2.1. Мультиплексоры
- •3.2.2. Мультиплексор как универсальная комбинационная схема
- •3.2.3. Демультиплексоры
- •3.3. Арифметические устройства
- •3.3.1. Компараторы
- •3.3.2. Одноразрядные сумматоры
- •3.3.3. Сумматоры с последовательным переносом
- •3.3.4. Сумматоры с параллельным переносом
- •3.3.5. Устройства для вычитания чисел
70
D
A |
|
|
DC Q0 |
|
A0 |
Q1 |
|
|
|||
A10 |
|
A1 |
Q2 |
|
|||
|
|
|
Q3 |
&
&
&
&
Q0
Q1
Q2
Q3
Рис. 3.27. Демультиплексор на 4 выхода
Сопоставление рис. 3.27 и 3.4 показывает, что схемы демультиплексора и дешифратора со входом стробирования фактически совпадают. При этом вход данных D может рассматриваться как вход стробирования G . Действительно, при D = 0 на всех выходах нулевые уровни, а при D =1 демультиплексор работает как дешифратор. Поэтому дешифраторы со стробированием называют также дешифраторамидемультиплексорами.
Примеры ИС:
К555ИД3 - дешифратор-демультиплексор (дешифратор 4-16 с двумя входами стробирования: демультиплексор на 16 выходов со входом стробирования).
К555ИД4 - дешифратор-демультиплексор (два дешифратора 2-4; два демультиплексора на 4 выхода с объединенными адресными входами и раздельными входами стробирования).
3.3. Арифметические устройства
3.3.1. Компараторы
Компараторы предназначены для сравнения двух чисел, представленных в двоичном коде. Целью сравнения является определение одного из трех возможных соотношений чисел A и B : A = B; A > B или
A < B . Результат сравнения отображается активным логическим уровнем на соответствующем выходе компаратора.
Рассмотрим компаратор, устанавливающий равенство чисел. Критерий равенства - совпадение чисел во всех разрядах двоичного кода. Для установления равенства одноразрядных чисел можно использовать элемент
ЦИФРОВЫЕ УСТРОЙСТВА И МИКРОПРОЦЕССОРЫ. ЧАСТЬ 1
71 |
КОМБИНАЦИОННЫЕ УСТРОЙСТВА |
|
|
ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ, реализующий функцию РАВНОЗНАЧНОСТЬ (рис. 2.7). Два n -разрядных числа сравниваются поразрядно с помощью n элементов, выходы которых подключаются к схеме И с n входами (рис. 3.28). Если значения чисел во всех разрядах одинаковы, на выходе устанавливается единичный уровень, если они отличаются хотя бы в одном разряде - нулевой.
a0 |
|
=1 |
|
|
|
|
|
|
|
|
|
||
b0 |
|
|
|
|
|
|
|
|
|
|
|
|
|
a1 |
|
=1 |
|
|
|
|
|
& |
|
|
|
||
|
|
|
|
|||
b1 |
|
|
|
y |
A=B |
|
|
|
|
||||
a2 |
|
=1 |
|
|
|
|
|
|
|
|
|
||
|
|
|
|
|
||
b2 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
a3 |
|
=1 |
|
|
|
|
|
|
|
|
|
||
b3 |
|
|
|
|
|
|
|
|
|
|
|
|
Рис. 3.28. Схема определения равенства двух чисел
Универсальный компаратор должен не только устанавливать равенство или неравенство чисел, но и определять, какое из двух чисел больше. Таблица истинности одноразрядного компаратора (табл. 3.8) позволяет составить логические функции, определяющие выходные переменные компаратора:
yA>B = a |
b |
; yA=B = |
a |
|
b |
|
+ a b = |
a b |
; |
yA<B = |
a |
b. |
||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
Таблица 3.8 |
Таблица истинности одноразрядного компаратора |
||||||||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
||||
|
|
|
a |
|
b |
|
|
yA>B |
|
yA=B |
yA<B |
|
||||
|
|
|
0 |
|
0 |
|
|
0 |
|
1 |
|
0 |
|
|
|
|
|
|
|
0 |
|
1 |
|
|
0 |
|
0 |
|
1 |
|
|
|
|
|
|
|
1 |
|
0 |
|
|
1 |
|
0 |
|
0 |
|
|
|
|
|
|
|
1 |
|
1 |
|
|
0 |
|
1 |
|
0 |
|
|
|
Схема, составленная в соответствии с этими функциями , приведена на рис. 3.29. Аналогичным образом можно составить схему многоразрядного компаратора.
72
|
а) |
|
A |
|
=1 |
B |
1 |
& |
|
||
|
1 |
& |
|
|
б)
yA = B
yA > B
yA < B
A = = A>B A=B
B A<B
Рис. 3.29. Одноразрядный компаратор: а – схема; б - УГО
Пример ИС:
К531СП1 - 4-разрядная схема сравнения чисел (рис. 3.30).
Компаратор СП1 имеет также входы A>B, A=B и A<B. Они позволяют наращивать разрядность сравниваемых чисел. Если сравниваемые числа неодинаковы, то значения уровней на этих входах не оказывает влияния на выходы. Работа компаратора при А=В описывается данными приведенными в табл. 3.9. Схема 8-разрядного компаратора , иллюстрирующая возможный метод наращивания разрядности сравниваемых чисел, приведена на рис. 3.31.
10 |
A0 |
= = |
|
|
9 |
|
|||
B0 |
|
|
||
12 |
|
|
||
A1 |
|
|
||
11 |
|
|
||
B1 |
|
|
||
13 |
|
|
||
A2 |
A>B |
5 |
||
14 |
||||
B2 |
6 |
|||
15 |
A3 |
A=B |
|
|
7 |
||||
1 |
B3 |
A<B |
|
|
|
||||
4 |
|
|
||
A>B |
|
|
||
3 |
|
|
||
A=B |
|
|
||
2 |
|
|
||
A<B |
|
|
||
|
|
|
Рис. 3.30. 4-разрядный компаратор К531СП1 – схема сравнения чисел
ЦИФРОВЫЕ УСТРОЙСТВА И МИКРОПРОЦЕССОРЫ. ЧАСТЬ 1
|
|
|
|
|
|
|
|
|
|
|
73 |
|
|
КОМБИНАЦИОННЫЕ УСТРОЙСТВА |
||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
A0 |
10 |
|
A0 = = |
|
|
|
|
A4 |
|
10 |
A0 |
= = |
|
|
|
|
|
|
|||||
9 |
|
|
|
|
|
9 |
|
|
|
|
|
|
||||||||||||
|
B0 |
|
B0 |
|
|
|
|
B4 |
|
B0 |
|
|
|
|
|
|
|
|||||||
12 |
|
|
|
|
|
12 |
|
|
|
|
|
|
|
|||||||||||
|
A1 |
|
A1 |
|
|
|
|
A5 |
|
A1 |
|
|
|
|
|
|
|
|||||||
11 |
|
|
|
|
|
11 |
|
|
|
|
|
|
|
|||||||||||
|
B1 |
|
B1 |
|
|
|
|
B5 |
|
B1 |
|
|
|
|
|
|
|
|||||||
13 |
|
|
|
|
|
13 |
|
|
|
|
|
|
|
|||||||||||
|
A2 |
|
A2 |
A>B |
5 |
|
A6 |
|
A2 |
A>B |
|
5 |
|
A>B |
||||||||||
14 |
|
14 |
|
|
||||||||||||||||||||
|
B2 |
|
B2 |
|
|
B6 |
|
B2 |
|
|
|
|
||||||||||||
6 |
|
|
6 |
|
||||||||||||||||||||
|
|
|
|
|
|
|
A=B |
|||||||||||||||||
|
A3 |
15 |
|
A3 |
A=B |
7 |
|
A7 |
|
15 |
A3 |
A=B |
|
7 |
|
|||||||||
|
|
|
|
|
|
A<B |
||||||||||||||||||
|
B3 |
1 |
|
B3 |
A<B |
|
|
B7 |
|
1 |
B3 |
A<B |
|
|
|
|
||||||||
|
4 |
|
|
|
|
|
4 |
|
|
|
|
|
|
|
||||||||||
|
|
|
|
|
A>B |
|
|
|
|
|
A>B |
|
|
|
|
|
|
|
||||||
|
“1“ |
|
|
3 |
|
A=B |
|
|
|
|
|
3 |
A=B |
|
|
|
|
|
|
|
||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|||||||
|
|
|
|
2 |
|
A<B |
|
|
|
|
|
2 |
A<B |
|
|
|
|
|
|
|
||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|||||||||||||
|
|
|
Рис. 3.31. 8-разрядный компаратор на ИС К531СП1 |
|||||||||||||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
Таблица 3.9 |
|
Таблица истинности компаратора К531СП1 при Ai = Bi |
(i = 0,...,3) |
|||||||||||||||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
||
|
|
|
|
|
|
|
Входы |
|
|
|
|
|
|
|
|
|
Выходы |
|
|
|
|
|
||
|
A > B |
|
|
|
|
A = B |
|
A < B |
|
A > B |
|
|
A = B |
|
|
|
A < B |
|
||||||
|
0 |
|
|
|
|
|
0 |
|
|
0 |
|
|
1 |
|
|
0 |
|
|
|
1 |
|
|||
|
1 |
|
|
|
|
|
0 |
|
|
0 |
|
|
1 |
|
|
0 |
|
|
|
0 |
|
|||
|
0 |
|
|
|
|
|
0 |
|
|
1 |
|
|
0 |
|
|
0 |
|
|
|
1 |
|
|||
|
1 |
|
|
|
|
|
0 |
|
|
1 |
|
|
0 |
|
|
0 |
|
|
|
0 |
|
|||
|
x |
|
|
|
1 |
|
|
x |
|
|
0 |
|
|
1 |
|
|
|
0 |
|
3.3.2. Одноразрядные сумматоры
Сумматоры предназначены для сложения чисел, представленных в двоичном коде. Простейший сумматор служит для сложения одноразрядных чисел. Схема для сложения двоичных одноразрядных чисел A и B должна подчинятся следующим правилам:
0+0=0, 0+1=1, 1+0=1, 1+1=10.
Если каждое из чисел равно 1, то происходит перенос в старший разряд, поэтому схема должна иметь два выхода: один - для формирования разрядной суммы, т.е. части суммы, относящейся к данному разряду, второй - для переноса в следующий по старшинству разряд. Если
представить значения чисел логическими переменными a0 и b0 , разрядную сумму и перенос - S0 и c1 , то работу сумматора можно описать
таблицей истинности (табл. 3.10), по данным которой составляются логические функции выходных переменных:
S0 = a0 b0 +a0 b0 = a0 b0 ; c1 = a0 b0 .
74
Таблица 3.10
Таблица истинности полусумматора
a0 |
b0 |
S0 |
c1 |
0 |
0 |
0 |
0 |
0 |
1 |
1 |
0 |
1 |
0 |
1 |
0 |
1 |
1 |
0 |
1 |
Разрядную сумму позволяет получить элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, перенос - элемент И. Схема, построенная в соответствии с полученными логическими функциями, приведена на рис. 3.32. Эта схема называется полусумматором, так как при сложении многоразрядных чисел ее можно применить только в самом младшем разряде (она не имеет входа переноса).
|
а) |
|
|
|
|
б) |
|
|
|||
a |
0 |
|
|
|
=1 |
|
s0 |
|
A0 |
HS |
S0 |
|
|
|
|
|
|||||||
|
|
|
|
|
|
C1 |
|||||
|
|
|
|
|
& |
|
|
B0 |
|
||
b |
|
|
|
|
|
c1 |
|
|
|||
|
|
|
|
|
|
|
|
|
|||
|
|
|
|
|
|
|
|
|
|||
|
|
|
|
|
|
|
|
|
|||
0 |
|
|
|
|
|
|
|
|
|
|
Рис. 3.32. Полусумматор: а – схема; б - УГО
Полный сумматор должен позволять складывать три числа (значения чисел в суммируемом разряде a0 , b0 и перенос из младшего разряда c0 ). Логика работы полного сумматора отражена в табл. 3.11.
Составляя логические функции выходных переменных и выполняя некоторые упрощения, находим
S0 = (a0 b0 ) c0 ;
c1 = a0 b0 + (a0 b0 ) c0 .
Из этого следует, что полный сумматор можно реализовать из двух полусумматоров и элемента ИЛИ (рис. 3.33).
ЦИФРОВЫЕ УСТРОЙСТВА И МИКРОПРОЦЕССОРЫ. ЧАСТЬ 1