- •Міністерство освіти та науки України
- •1 Пояснювальна записка
- •1.1 Мікро архітектура мікро контролера mcs - 51
- •1.1.1 Призначення регістрів sfr та окремих бітів цих регістрів
- •1.1.2 Система команд мікро контролера mcs – 51
- •1.2.1 Потенційні та імпульсні сигнали
- •1.2.3 Синхронні тригери
- •1.3 Лічильники.
- •1.3.1 Синхронні двійкові лічильники
- •2 Склад адміністративної контрольної роботи Завдання 1
- •Завдання 2
- •Приклад виконання варіанту №30
- •Завдання 3
Завдання 2
2.2 Використовуючи булевий процесор мікро контролера MCS– 51скласти спрощену та детальну блок – схеми алгоритмів. На підставі детальної блок – схеми алгоритму створити програмну реалізацію отриманої МДНФ (завдання 1). Створений програмний продукт скопіліювати та запустити і відладнику 8051 IDE. Значення x1x2x3x4 взяти у таблиці 6.
Таблиця 6
Аргументи:
|
ВАРІАНТИ | ||||||||||||||
1 |
2 |
3 |
4 |
5 |
6 |
7 |
8 |
9 |
10 |
11 |
12 |
12 |
14 |
15 | |
16 |
17 |
18 |
19 |
20 |
21 |
22 |
23 |
24 |
25 |
26 |
27 |
28 |
29 |
30 | |
x1 x2 x3 x4 |
0 1 1 0 |
0 0 1 0 |
0 1 0 0 |
0 0 0 0 |
0 0 0 1 |
0 1 0 1 |
0 0 1 1 |
0 1 1 1 |
1 0 0 0 |
1 0 1 0 |
1 1 0 0 |
1 1 1 0 |
1 0 0 1 |
1 1 0 1 |
1 0 1 1 |
x1 x2 x3 x4 |
1 1 0 1 |
1 0 0 1 |
1 1 1 0 |
1 1 0 0 |
1 0 1 0 |
1 0 0 0 |
0 1 1 1 |
0 0 1 1 |
0 1 0 1 |
0 0 0 1 |
0 0 0 0 |
0 1 0 0 |
0 0 1 0 |
0 1 1 0 |
1 1 1 1 |
Приклад виконання варіанту №30
Спрощена та детальна блок – схеми алгоритмів набудуть виглядів:
Текст програми у відповідності з детальною блок – схемою алгоритму буде такою
setb 00h; x3=1
setb 01h; x4=1
mov p0,#00h; x2=1
setb 81h;
cpl c; x1=1
mov 02h,c; save carry
;implementation function
cpl c
anl c,/81h;y1=/x1&/x2
mov 03h,c; save result of y1
mov c,02h;
anl c,81h; y2=x1&x2
orl c,03h; y1=y1Vy2
mov 03h, c; save result of y1
mov c,02h;
anl c,01h; y3=x1&x4
orl c,03h; y1=y1Vy3
mov 03h,c; save result of y1
mov c,81h; c:=x2
anl c,00h; c:=x2&x3
orl c,03h; c:=cVy1
fin:
end
Зкомпілюємо програму у відладнику 8051IDEу покроковому режимі:
Завдання 3
2.3 Графічним методом мінімізації (карти Карно) синтезувати синхронний двійковий лічильник у залежності від номера завдання у таблиці 7, яке відповідне номеру за списком у журналі. Графічно відтворити функціональну схему синхронного двійкового лічильника.
Таблиця 7
Вхідні дані:
|
ВАРІАНТИ | ||||||||||||||
1 |
2 |
3 |
4 |
5 |
6 |
7 |
8 |
9 |
10 |
11 |
12 |
12 |
14 |
15 | |
16 |
17 |
18 |
19 |
20 |
21 |
22 |
23 |
24 |
25 |
26 |
27 |
28 |
29 |
30 | |
Тип тригерів |
SRC,DVC, JKC |
DVC,JKC, SRC |
SRC,SRC, DVC |
JKC,JKC, DVC |
SRC,JKC, SRC |
JKC,JKC, SRC |
SRC,DVC, DVC | ||||||||
Модуль рахунку |
4 |
5 |
6 |
7 |
5 |
4 |
7 |
6 |
7 |
6 |
5 |
4 |
5 |
6 |
7 |
Напрямок рахунку |
Up |
Down |
Up |
Down |
Up |
Down |
Up |
Down |
Up |
Down |
Up |
Down |
Up |
Down |
Up |
Тип тригерів |
JKC,DVC, SRC |
JKC, SRC,DVC |
SRC,DVC, SRC |
DVC,SRC, JKC |
JKC,,JKC, DVC |
SRC,SRC,DVC |
JKC,JKC, JKC | ||||||||
Модуль рахунку |
7 |
6 |
5 |
4 |
5 |
6 |
7 |
6 |
4 |
5 |
7 |
6 |
5 |
4 |
7 |
Напрямок рахунку |
Down |
Up |
Down |
Up |
Down |
Up |
Down |
Up |
Down |
Up |
Down |
Up |
Down |
Up |
Down |
Приклад виконання варіанту №30
Складемо відповідні карти Карно для функцій Qr+ , r=1,2,3,..,n де Q+r – функція збудження синхронних ТТ – тригерів:
МДНФ у базисі І – НІ набудуть наступного вигляду:
Отже, на підставі отриманих в результаті мінімізації логічних рівнянь - мінімальних диз’юнктивних нормальних форм приведених до базису І - НІ, функціональна схема двійкового синхронного лічильника, що працює на декремент за модулем рахунку 7, на базі синхронних тригерів типуJKC, набуде наступного вигляду:
Схема реалізованого синхронного автомату у середовищі моделювання EWB512 набуде вигляду.