2. Алгоритм создания имс в среде Cadence Virtuoso

Технология Cadence охватывает практически все уровни разработки сложных систем – от системного уровня, свойственного разработчикам аппаратуры, до уровней логического, схемотехнического и топологического проектирования СБИС, их корпусирования, а также разработки печатных плат, на которых эти СБИС будут монтироваться.

В целом проектирование СБИС в среде Cadence включает следующие этапы:

• системное проектирование – построение модели системы на высоком уровне абстракции с использованием языков программирования C/C++ и SystemC, разбиение на программные и аппаратные модули, исследование параметров системы, получение спецификаций (набора требуемых параметров) на программные и аппаратные блоки;

• аппаратное проектирование и верификация – разработка на основе спецификации поведенческих моделей отдельных блоков системы с использованием языков Verilog/VHDL, реализация проекта в базисе библиотек производителя ИС, проверка программно-аппаратной реализации на соответствие спецификациям, полученным на системном уровне;

• физическое прототипирование – предварительное размещение элементов, оценка потребляемой мощности, планирование шин питания и иерархии тактовых сигналов, качественная оценка возможных искажений сигнала;

• проектирование и верификация топологии кристалла – разработка топологии заказных блоков, трассировка на уровне ячеек, проверка правил проектирования топологии, экстракция паразитных параметров.

интегральный микросхема полупроводниковый транзистор

3. Иерархический подход в проектировании имс

Исходным элементом при проектировании были выбран МДП-транзисторы p-n - типа с встроенным каналом

Использование графического редактора Cadence Composer Schematic Editor, является традиционным для описания проектируемого устройства на транзисторном уровне. Редактор предоставляет возможность визуального размещения основных компонентов схемы (транзисторов, диодов, конденсаторов, катушек индуктивности), вспомогательных компонентов (источников постоянного тока и напряжения, источников малых сигналов), а также контактов (пинов), использующихся при иерархическом представлении сложных схем, и соединения элементов между собой.

Результатом работы в Composer Schematic Editor является создание таблицы соединений схемы, записи которой служат в дальнейшем входными данными для других инструментов САПР Cadence. Очевидно, что на следующих этапах разработки устройства может потребоваться изменение начального представления схемы. В этом случае будут откорректированы и записи таблицы соединений.

Рассмотрим реализацию логических элементов с использованием NMOS-транзисторов и PMOS-транзисторов.

На рисунке 2а представлены их принципиальные электрические схемы. Когда сигнал Vx=0V, NMOS транзистор закрыт. Поэтому ток через резистор R отсутствует, и на выходе Vf=5V. С другой стороны, когда Vx=5V, транзистор открыт и на выходе Vf устанавливается низкий уровень напряжения. Точное значение напряжения на выходе Vf в этом случае зависит от величины тока, протекающего через резистор и транзистор. Использование резистора в схеме инвертора обусловлено необходимостью ограничить ток, протекающий в цепи при Vx=5V. В интегральной схемотехнике в качестве такого ограничителя обычно используется транзистор. Используя последовательное соединение NMOS-транзисторов, как показано на рисунке 2б, можно реализовать логический элемент И-НЕ. Если Vx1=Vx2=5V, оба транзистора будут открыты и Vf будет равен 0V. Но если либо Vx1, либо Vx2=0, то ток в цепи будет отсутствовать и Vf будет равен 5V.

Рис. 2 а) Схемная реализация инвертора б) схемная реализация логического элемента И-НЕ