Блок управления мп к1821вм85а

Регистр команд IR (Instruction Register) принимает из памяти первый байт команды, после дешифрации которого блок управления генерирует сигналы, необходимые для реализации машинных циклов, предписанных кодом операции.

Блок синхронизации и управления использует выход дешифратора команд и шифратора машинных циклов для синхронизации циклов, генерации сигналов состояния и управления шиной (внешними устройствами микропроцессорной системы).

При естественном следовании команд МП, начав работу, выбирает из памяти и выполняет одну команду за другой, пока не дойдет до команды «Останов» (HLT). Выборка и выполнение одной команды образует командный цикл. Командный цикл состоит из одного или нескольких машинных циклов (МЦ). Самая короткая команда выполняется за один машинный цикл М1, а самая длинная – за пять циклов (М1 … М5). Каждое обращение к памяти или ВУ требует машинного цикла, который связан с передачей байта в МП или из него. В свою очередь, машинный цикл делится на то или иное число тактов (T), число которых зависит от типа машинного цикла.

Микропроцессор К1821ВМ85А имеет следующие типы машинных циклов:

1. выборки команды (OF, Opcode Fetch);

2. чтения из памяти (MR, Memory Read);

3. записи в память (MW, Memory Write);

4. чтения из ВУ (IOR, Input-Output Read);

5. записи в ВУ (IOW, Input-Output Write);

6. подтверждения прерывания (INA, Interrupt Acknowledge);

7. освобождения шин (BI, Bus Idle);

8. останов (HALT).

В начале каждого машинного цикла генерируются сигналы состояния, идентифицирующие тип цикла и действующие в течение всего цикла.

Функции выводов и сигналов:

• А_15…8 – выходные линии с тремя состояниями для выдачи старшего байта адреса памяти или полного адреса ВУ. Переходят в третье состояние в режимах HOLD, HALT и RESET (захвата, останова или сброса соответственно);

• АD_7…0 – двунаправленные мультиплексированные линии с тремя состояниями для выдачи младшего байта адреса памяти или полного адреса ВУ в первом такте машинного цикла, после чего используются как шина данных. Как видно из сказанного, при адресации ВУ адресная информация обеих полушин (А_15…8 и АD_7…0) дублируется;

• ALE – строб разрешения загрузки младшего байта адреса памяти во внешний регистр для его хранения в течение машинного цикла. Появляется в первом такте машинного цикла. Регистр загружается задним фронтом сигнала ALE;

• , – стробы чтения или записи. Низкий уровень соответствующего сигнала свидетельствует о том, что адресованная ячейка памяти или внешнее устройство должны выполнить операцию чтения или записи. Выводы переходят в третье состояние в режимах HOLD, HALT и RESET;

• READY – входной сигнал показывает, что память или ВУ готовы к обмену с МП. Если готовности памяти или ВУ нет, МП входит в состояние ожидания, которое может длиться любое число тактов, вплоть до появления единичного уровня сигнала READY;

• S₁, S₀ – сигналы состояния МП, сообщаемые внешней среде. Формируются в начале и сохраняются во время всего машинного цикла;

• – сигнал выбора памяти или внешнего устройства. При высоком уровне происходит обращение к ВУ, при низком – к памяти.

Совместно с сигналами S₁, S₀ сигнал идентифицирует тип машинного цикла. Сигналы состояния и управляющие сигналы , и для различных машинных циклов имеют следующие значения (таблица 1);

Таблица 1 – Значения сигналов состояния и управления для различных

машинных циклов

Тип МЦ	Сигналы состояния				Сигналы управления
		S1	S0
OF	0	1	1	0		1	1
MR	0	1	0	0		1	1
MW	0	0	1	1		0	1
IOR	1	1	0	0		1	1
IOW	1	0	1	1		0	1
INA	1	1	1	1		1	0
BI	TC			1		1	1
HALT	TC	0	0	TC		TC	1
Примечание – TC – третье состояние

• x₁, x₂ – эти выводы присоединяются к кварцевому резонатору или другим частотно-задающим цепям для обеспечения работы внутреннего генератора синхроимпульсов МП. Частота на выводах x₁ и x₂ в два раза выше рабочей частоты;

• ( ) – вход сигнала сброса МП в начальное состояние. Сигнал может поступить в любое время по команде оператора. Автоматически формируется при включении питания. Под его воздействием сбрасываются регистры PC и IR, триггеры разрешения прерывания, подтверждения захвата и др.;

• CLK – выход синхроимпульсов для микропроцессорной системы. Частота этих импульсов в два раза ниже частоты на выводах x₁ и x₂;

• RESET – выходной сигнал сброса для внешних модулей системы, привязанный к тактовым импульсам CLK, т.е. отличающийся от сигнала по фазе;

• INTR (Interrupt Request) – вход запроса векторного прерывания, вызывающий генерацию строба , если прерывание разрешено программой. Адрес подпрограммы, вызываемой этим входом, выдается внешним устройством. При сбросе прием сигнала запрещается (прерывания запрещены);

• (Interrupt Acknowledge) – выход строба подтверждения векторного прерывания после завершения текущего командного цикла. Используется для чтения вектора прерывания;

• RST 5,5; RST 6,5; RST 7,5 – входы запросов радиального прерывания типа RSTn (n = 5,5; 6,5; 7,5). Начальные адреса подпрограмм обслуживания равны 8n. Приоритеты фиксированы, высший приоритет у входа RST 7,5. Приоритеты всей группы запросов выше приоритета запроса INTR. Запросы маскируемые, причем независимо друг от друга;

• TRAP – вход запроса немаскируемого прерывания, имеющий максимальный приоритет;

• SID, SOD (Serial Input Data, Serial Output Data) – вход и выход последовательной передачи данных. По команде RIM входной бит загружается в старший разряд аккумулятора, по команде SIM выводится из этого разряда;

• HOLD – сигнал запроса захвата шин. Формируется внешним устройством;

• HLDA – сигнал подтверждения захвата (Hold Acknowledge). Является ответом на сигнал HOLD, формируемым в конце текущего машинного цикла. Свидетельствует об отключении МП от системных шин. При этом шины и линии управляющих сигналов , , и ALE переводятся в третье состояние.

Выводы x₁ и x₂ (рисунок 8), предназначенные для создания совместно с внутренними элементами МП генератора тактовых импульсов, могут быть использованы различными способами (рисунок 9, а). Кварц может быть подключен непосредственно к выводам x₁ и x₂ как единственный частотно-задающий элемент. Если частота генератора составляет 4 МГц или более, могут понадобиться конденсаторы с рекомендованной емкостью 20 пФ для надежного запуска генератора. Параллельный LC-контур также может быть подключен непосредственно к выводам x₁ и x₂. При невысоких требованиях к стабильности частоты можно использовать частотнозадающую RC-цепочку. Возможна синхронизация от внешнего генератора ГТИ. При этом рекомендуется включать внешние логические элементы с открытым коллектором, причем при частоте генерации более 6 МГц включаются два логических элемента.

Для образования сигналов синхронизации CLK выход генератора подается на вход T-триггера (рисунок 9, б). Триггер формирует две последовательности противофазных импульсов Ф1 и Ф2 для тактирования внутренних схем МП. Сигнал синхронизации системы CLK синфазен импульсам Ф2. Сигнал ALE формируется как один импульс последовательности Ф1, выделяемый из нее в первом такте (Т1) каждого машинного цикла. Буфер выдачи сигнала ALE во внешние цепи имеет вход разрешения . Частота синхросигналов МП в два раза ниже частоты генератора.

Рисунок 9 – Внешние элементы тактового генератора (а) и формирование синхросигналов (б) в микропроцессоре К1821ВМ85А