5.1.3. Семейство коммуникационных микроконтроллеров мрс860

Наиболее высокую производительность и скорость передачи данных обеспечивают коммуникационные контроллеры семейства МРС8хх, использующие в качестве централь­ного процессора RISC-процессоры с архитектурой PowerPC (табл. 5.1). Базовой моде­лью этого семейства является контроллер МРС860 (PowerQUICC),

который имеет производительность53 MIPS при тактовой частоте 40 МГц и обеспечивает скорость обмена свыше 40 Мбит/с.

Контроллер семейства МРС860 состоит из нескольких основных модулей (рис. 5.3), объединенных внутренней 32-битной магистралью: высокопроизводительное встроенное ядро PowerPC, блок интеграции системы SID (System Integration Unit), коммуникационный модуль СРМ (Communication Processor Module), а в некоторых модификациях - и модуль поддержки Fast Ethernet Module (FEM). Большинство внутренних модулей периферийно­го оборудования способны работать в режиме пониженного энергопотребления.

Контроллеры могут работать при питании 3,3 В и обеспечивать совместимость по уровням с ТТЛ логическими сигналами (+5 В). Контроллеры выпускаются в 357-контакт­ном корпусе Ball Grid Array (BGA) и только контроллер МРС823 выпускается в 256-кон­тактном корпусе BGA.

Базовая модель коммуникационного RISC-контроллера МРС860 (рис. 5.4) имеет ряд модификаций. Модель MPC860EN обеспечивает возможность одновременного обслу­живания четырех каналов связи с сетью Ethernet. Ряд моделей имеет сокращенное чис­ло каналов связи: MPC860DC содержит лишь два интерфейса SCC, a MPC860DE обслу­живает только два канала связи Ethernet. Наиболее широкими возможностями обладает модель МРС860МН, которая, помимо связи с сетью Ethernet, обеспечивает обслужива­ние до 64 каналов связи типа HDLC, что позволяет реализовать широко используемый протокол цифровой сети ISDN PRI.

Контроллер МРС860Р (МРС860 Plus) - совместимая по контактам версия контрол­лера МРС860, в которой увеличен размер кэша инструкций с 4 до 16 Кбайт, размер кэша данных с 4 до 8 Кбайт. Размер двухпортовой памяти увеличен с 5 до 8 Кбайт, что позволи­ло повысить производительность и гибкость использования коммуникационного про­цессора (рис. 5.5). Также контроллер МРС860Р может работать на тактовых частотах от 80 МГц и выше. Совокупность всех его вычислительных и коммуникационных свойств делает его наиболее привлекательным для применения в сетях телекоммуникаций при построении маршрутизаторов. Объединив достоинства контроллеров MPC860SR и MPC860DT, контроллер МРС860Р поддерживает ATM-протокол, включая интерфейс UTOPIA, протокол Fast Ethernet стандарта 10/100BaseT, и QMC-протокол для реализа­ции многоканальной обработки HDLC-кадров на одном SCC-канале.

Контроллеры MPC860T/MPC860DT. МРС860Т (DT) - это один из представителей семейства контроллеров МРС860 PowerQUICC, в котором к уже имеющимся возмож­ностям МРС860 добавлена поддержка МАС - уровня (уровень доступа к среде 7-уровне-вой модели OSI) 10/100 Мбит/с Ethernet-протокола. Данный контроллер разработан для применения в сетевых приложениях и ориентирован на работу в сетях Fast Ethernet (рис. 5.6). Совокупность всех его вычислительных и коммуникационных свойств делает его наиболее привлекательным для применения в сетях телекоммуникаций при пост­роении маршрутизаторов (рис. 5.7).

Контроллер MPC860SAR - представляет собой расширенную версию базового кон­троллера МРС МРС860, внутренняя структура которого оптимизирована для работы с ATM-сетями (Asynchronous Transfer Mode) (рис. 5.8):

•удалена встроенная поддержка DSP-функций и вместо нее помещен ATM-микрокод;

•часть внутренней двухпортовой памяти отводится для хранения таблиц соединений (Connection Table); размер этих таблиц определяется пользователем;

•внутренний таймер 4 используется как АРС-таймер контроля темпа передачи ATM-ячеек;

•поддерживается до 4 ATM-каналов по линиям E1/T1/DS1 или ADSL при работе всех 4 SCC-контроллеров в последовательном режиме работы;

•если используется UTOPIA-интерфейс, то контроллер SCC4 не функционирует, так как его память параметров будет использована UTOPIA-интерфейсом; внешние выводы ЗСС4-контроллера частично используются для передачи данных UTOPIA-интерфейсом и для сигналов управления; большинство внешних сигналов UTOPIA-интерфейса мультиплексируются через контакты параллельного порта D, поэтому другие SCC-контроллеры будут ограничены в использовании своих сигналов через контакты порта D; таким образом, в режиме UTOPIA-интерфейса контроллер может поддерживать работу с 3 ATM-каналами (через последовательный режим контроллеров SCC1 - SCC3) и 1 UTOPIA-интерфейс.

•контроллер поддерживает до 32 виртуальных каналов, используя внутреннее адресное пространство двухпортовой памяти и до 64 К каналов во внешней памяти; в режиме расширенного канала число соединений, поддерживаемое ATM-контроллером, увеличивается с 32 до 65 535 каналов для приема и передачи; в этом режиме таблицы соединений RCT и ТСТ, размер которых больше 31 ячейки, размещаются во внешней памяти; при этом каналы с номерами от 0 до 31 доступны в нормальной двухпортовой памяти, а при работе с каналами, у которых номера больше 32, требуется ПДП-доступ к таблицам соединений во внешней памяти; скорость передачи в этом случае уменьшается в зависимости от выбранного соотношения числа каналов, описанных во внут­ренней памяти, и каналов, описание которых хранится во внешней памяти.

Средняя скорость передачи ATM-ячеек для контроллера MPC860SAR при системной частоте 50 МГц составляет в последовательном режиме 20 Мбит/с и 60 Мбит/с при рабо­те в режиме UTOPIA порта.

860SAR использует UTOPIA-интерфейс (рис. 5.9) как 8-разрядную двунаправленную шину данных UTPB[7-0], использующую обмен на уровне ATM-ячеек и функционирую­щую на частотах до 25 МГц. UTOPIA-контроллер также управляет всеми интерфейсны­ми сигналами. Для тактирования PHY-блока ATM-контроллер вырабатывает тактовый сигнал UTPCLK генератора UTOPIA-интерфейса. При возникновении возможности пе­редачи (появился активный входной сигнал разрешения передачи TxCav) или полу­чения ячейки (появился активный входной сигнал разрешения приема RxCav) интер­фейс выдает запрос к процессору для начала обработки операций приема или пере­дачи. Во время передачи UTOPIA-контроллер вырабатывает управляющие сигналы раз­решения передачи или приема и следит за сигналом начала передачи ячейки (TxSOC), а также анализирует сигнал RxSOC в течение передачи ячейки.

860SAR поддерживает работу до 4 различных PHY-устройств в режиме UTOPIA Multi-PHY. Для управления MPHY-адресацией входные сигналы запроса шины PHY PHREQ (контакты РВ16 и РВ17, где PB16-MSB) и выходные сигналы выбора шины PHY PHSEL (контакты РВ20 и РВ21, где РВ20 - MSB) должны быть запрограммированы пользовате­лем как сигналы параллельного порта ввода/вывода общего назначения.

Контроллер позволяет работать с 53- и 64-байтными ATM-ячейками, а также может работать с постоянной скоростью передачи CBR (Constant Bit Rate), неопределенной скоростью передачи UBR (Unspecified Bit Rate) и подстраиваться под текущую скорость передачи канала ABR (Available Bit Rate). При использовании CBR-соединения сеть все время должна поддерживать ресурсы и скорость, выделенные при установлении соеди­нения, а это не всегда эффективно. В случае ABR-соединения сеть может динамически изменять полосу пропускания, выделенную соединению, и тем самым адаптироваться к возникающей перегрузке. Механизм управления потоком ABR основан на ячейках уп­равления ресурсами (RM-ячейки).

Типовой размер ATM-ячейки составляет 53 байта (4 байта заголовка ячейки (header), 1 байт НЕС контрольная сумма заголовка и 48 байт данных (payload)). Контроллер 860SAR поддерживает работу с 64-байтными расширенными ячейками, где дополнительные байты используются для передачи в заголовке ячейки служебной информации между АТМ-коммутаторами. Расширенные ячейки имеют формат: 0/4/8/12 байт расширенного заголов­ка, 4 байта стандартного заголовка и 48 байт данных. Поле НЕС удалено из формата ячейки, так как контроль информации при передачи данных между коммутаторами не требуется. Контроллер может работать с расширенными ячейками только при работе с UTOPIA-интерфейсом. Во время передачи расширенная информация заголовка бе­рется из специальных полей буферного дескриптора BD и передается перед стандарт­ным заголовком и полем данных. При приеме расширенной ячейки дополнительная ин­формация из последней ячейки текущего соединения копируется в специальные поля буферного дескриптора.

Для включения контроллера MPC860SAR в работу с сетью ATM пользователь должен настроить канал SCC4 на работу в одном из двух режимов: UTOPIA-интерфейса или последовательного интерфейса. В обоих режимах ATM-контроллер поддерживает функ­ции уровня адаптации AAL (работает с протоколами AALO и AAL5), функции подуровня сборки и реассемблирования SAR (Segmentation and Reassemly), а также реализует фун­кции уровня ATM. При работе в режиме UTOPIA-интерфейса уровень ATM соединяется с подуровнем физического управления PHY напрямую через UTOPIA-интерфейс. При работе в режиме последовательного интерфейса ATM-контроллер также использует фун­кции подуровня ТС (Transmission Convergence) и подключается к подуровню физическо­го интерфейса PHY через схемы SCC-канала. Дополнительно при работе с любым ин­терфейсом контроллер выполняет функции сборки и разборки (функции подуровня SAR) пользовательских данных на пакеты (cells) ATM длиной по 48 байт.

Напомним, что в сетях ATM физический уровень PHY разбит на два подуровня: пре­образования передачи (TC-Transmission Covergence) и адаптации к среде передачи (Physical Medium Dependent, PMD). Подуровень PMD отвечает за корректную передачу и получение битового потока в соответствующей среде передачи. Подуровень ТС отвечает за адаптацию к системе передачи, т. е. за прием ячеек с уровня ATM и упаковку их в соответствующий формат для передачи по уровню PMD. На уровне ТС производится выделение ячеек из битового потока, поступающего от PMD, вставка и подавление пус­тых ячеек в потоке данных с целью обеспечения приемлемой скорости передачи, генера­ция и проверка контрольной суммы НЕС для заголовка ячейки. Вычисление НЕС-суммы в дальнейшем будет использовано для синхронизации ячеек.

Уровень адаптации AAL (ATM Adaptation Layer) обеспечивает преобразование инфор­мации с верхних уровней управления ATM-сети в фиксированные ATM-ячейки и состоит из двух подуровней: подуровень сегментации и сборки SAR (Segmentation and Reassembly) и подуровень сходимости CS (Convergence Sublayer). Уровень адаптации позволяет ус­тановить требуемое качество сервиса для передаваемых данных (классы используемо­го трафика передачи, используемый тип скорости передачи). Каждому классу сервиса соответствует свой протокол - от AALO до AAL5. Основная задача уровня SAR - это преоб­разование данных верхних уровней управления в 48-байтные ATM-ячейки и наоборот. При работе с АА1_5-кадрами ATM-контроллер выполняет обработку всех служебных полей кад­ра, формирует/удаляет заголовок ATM-ячейки, обрабатывает поле контрольной суммы и сохраняет в буферах памяти только содержимое поля данных кадра (48 байт). При работе с AALO-кадрами (обычно длиной 52 байта = 48 байт данные и 4 байта заголовка) контрол­лер выполняет прозрачный прием и передачу ячеек без их обработки прямо из памяти контроллера (это так называемый протокол пользовательских ячеек AALO, который позво­ляет ячейкам других AAL-протоколов быть переданными через данный коммуникацион­ный контроллер), не анализируя содержимого ячейки и не добавляя (заполняя) служеб­ных полей ячейки, полностью собранная пользователем ячейка берется из памяти при передаче и все поля принятой ячейки сохраняются в памяти. Подуровень CS выполняет функцию идентификации сообщений, синхронизацию с верхними уровнями управления, синхронизацию для различных классов сервиса, контроль и обработку ошибок.

При приеме ячеек контроллер вычисляет контрольную сумму НЕС заголовка приня­той ячейки и сравнивает ее с контрольной суммой, указанной в поле НЕС заголовка при­нятой ячейки. Когда начинается прием ячеек, с целью оптимизации синхронизации ячеек через НЕС-образец ATM-контроллер блокирует (locked) рассмотрение поля данных ячейки, пока не будет проведено корректное выделение ячейки из потока. Если в 6-7 соседних принятых ячейках вычисленная и принятая контрольные суммы совпадают, то считается, что контроллер правильно произвел выделение ячейки из потока битов, т. е. провел процесс синхронизации ячеек (Cell Delineation).

В любом режиме работы контроллер темпа АРС (ATM pace controller) выполняет кон­троль темпа передачи. Работа блока АРС (рис. 5.10) контролируется коммуникацион­ным процессором через таблицы соединений для передачи ТСТ и для приема RCT и АРС-таблицу, которые хранятся в двухпортовой памяти.

В таблицах соединений ТС (Connection table) хранится информация о конфигурации канала (размере его буферов приема и передачи, указателях на их расположение в па­мяти) и его текущих параметрах (указателях, флагах, временном значении переменных, текущем состоянии канала, размере последнего обработанного кадра). Внутренняя ТС-таблица, которая располагается в двухпортовой памяти, может содержать информа­цию о 32 каналах приема (RCT-таблица) и 32 каналах передачи (ТСТ-таблица). Если требуется обработка более 32 каналов, то используется внешняя ТС-таблица, которая располагается во внешней памяти. Каждая единица ТС-таблицы содержит 64 байта, а общее число единиц в ТС-таблице равно числу обслуживаемых каналов плюс один.

АРС-таблица расположена во внутренней двухпортовой памяти. Пользователь про­граммирует число ячеек таблицы в соответствии с требуемыми параметрами трафика. АРС может быть сконфигурирован для управления таблицами с двумя уровнями приори­тета. Первая таблица предназначена для обработки ячеек с высоким приоритетом, а вторая - для обработки ячеек с низким приоритетом. Вначале АРС будет планировать для передачи каналы из таблицы с приоритетом 1, назначая до NCITS каналов в указан­ный переменной APCT_PTR временной слот. Если ячейки из первой таблицы уже пере­даны, а временной слот еще не закончен (т. е. существует более чем NCITS каналов в этом временном слоте), АРС начинает обработку каналов из таблицы с приоритетом 2.

АРС-таблица содержит массив номеров каналов. При работе с таблицей используют­ся два типа указателей: APC_PTRx и APC_SPTRx (рис. 5.11.). Каждая ячейка таблицы представляет собой временной слот, через который будут переданы NCITS ATM-ячеек. Размер АРС-таблицы зависит от минимальной скорости передачи для одиночного со­единения и числа ячеек, которые передаются во временном слоте.

Каждый раз при выполнении АРС-алгоритма, который активизируется по истечении тайм-аута АРС-таймера (обычно это таймер 4 блока системной интеграции), блок АРС считывает из АРС-таблицы содержимое ячейки, адрес которой задан в APC_PTRx (см. рис. 5.11), и определяет, какой канал требуется запланировать для передачи ATM-ячеек. Затем указатель APC_PTRx перемещается на следующую ячейку таблицы. Таким образом, тайм-аут таймера (АРС timer) задает период очередного планирования пере­дач через временные слоты и определяет максимальную скорость передачи передатчи­ка, так как период АРС timer рассматривается как длина временного слота (АРС time slot). В процессе работы АРС-блок читает параметр APC_period для каждого канала из ТСТ-таблицы и, используя внутренний алгоритм, определяет следующий канал, который должен быть передан. Затем АРС помещает номер выбранного канала из ячеек ТСТ-таблицы в очередь передачи(Тгаnsmit Queue), чтобы передатчик мог начать передачу и планирует для этого канала определенное количество временных слотов в соответствии с параметром АРС расе из ячейки канала в ТСТ-таблице. Значение NCITS (Number of Channels to be transmitted In a Time Slot) в памяти параметров АРС определяет число ATM-ячеек, которые будут переданы в указанном временном слоте.

Передатчик передает одну ячейку для каждого канала, номер которого появится в очереди на передачу. Таким образом, передатчик выполняет передачу ячеек от многих каналов из одной очереди на передачу, т. е. осуществляет мультиплексирование. Пере­датчик выполняет функции AAL и SAR во внешней памяти для выбранного канала и пе­редает ячейку в физический PHY-интерфейс. PHY-интерфейс выполняет функции уров­ней transmission convergence (ТС) и physical media dependent (PMD).

Если для выбранного канала для передачи больше не подготовлено буферов, то про­цесс передачи прекращается и ячейки контроллером не передаются. В этом случае PHY-блок будет отвечать за передачу idle-ячеек во временной слот, который назначен АРС-блоком для данного канала до тех пор, пока не будут подготовлены новые буферы дан­ных для передачи или пока не будет получена команда деактивации канала.

Пользователь может производить настройку параметров АРС-таблицы под пара­метры требуемого трафика.

Например, если АРС-таймер (таймер 4) запрограммирован для выработки запроса каждые 42,4 мс (размер временного слота равен 42,4 мс) и блок АРС запрограммирован для выдачи до 2 (NCITS) каналов за один запрос на передачу, передатчик будет брать в среднем по 2 номера каналов из очереди для каждого временного слота. Таким образом, АРС будет планировать передачу ячеек со скоростью ((2 х 53 байта х 8 бит)/42,4 мс)[бит/ с], или 20 Мбит/с. При этом PHY-интерфейс будет выполнять адаптацию ячеек (вставку idle cell) в случае, если реальная скорость передачи ячеек будет меньше, чем скорость передачи по PHY-каналу.

Максимальная скорость передачи для выбранного канала достигается, когда он зап­ланирован для передачи в каждой ячейке АРС-таблицы (т. е., когда параметр АРС расе равен единице). Минимальная скорость передачи для выбранного канала достигается, когда он запланирован для передачи только в одной ячейке АРС-таблицы (т. е., когда параметр АРС расе равен APC_table_size-1).

Максимальная скорость передачи max_rate для одиночного соединения равна [Р/ NCITS], где Р - планируемая скорость передачи ячеек (обычно берется равной скорости передачи PHY-блока). Минимальная скорость передачи min_rate для одиночного соеди­нения равна [Р/((М-1) х NCITS)], где М - минимальный допустимый размер АРС-таблицы для данной конфигурации. Таким образом, размер АРС-таблицы равен [1 + max_rate/ (min_rate x NCITS)] и определяется минимальной скоростью передачи и числом ячеек, передаваемых во временном слоте. Например, если требуется средняя скорость пере­дачи данных 51,84 Мбит/с и минимальная скорость передачи равна 32 Кбит/с, то размер АРС-таблицы равен ((51,84 Мбит/32 Кбит)+1), или 1621 ячейки.

Скорость передачи конкретного ATM-канала определяется параметром АРС расе в ячейке ТСТ-таблицы, которая соответствует выбранному каналу. Значение АРС расе рассчитывается как [P/(NCISTx требуемая_скорость_передачи_канала)]. Например, при скорости передачи ATM-канала 51,84 Мбит/с и NCITS = 4, если требуется скорость пере­дачи канала 100 Кбит/с, то значение АРС_расе = 51,84 Мбит/с/(4 х 100 Кбит/с) = 129,6.

Таким образом, блок АРС поддерживает заданные параметры трафика для каждого канала и распределяет суммарный трафик среди требуемых каналов. Он может обеспе­чивать CBR- и UBR-сервисы для трафика. При контроле АРС-периода для CBR-трафика пользователь должен установить новые значения до передачи контроллеру команды ак­тивации (Activation), и CBR-передача ведется только из высокоприоритетной таблицы передачи. Таким образом, значение APC_period для CBR-трафика на период работы со­единения является константой. При контроле UBR-трафика период АРС также является константой, но передача будет вестись из низкоприоритетной АРС-таблицы.

При контроле ABR-трафика период АРС (APC_period) может быть динамически изме­нен пользователем в ходе работы для регулирования требуемой скорости передачи дан­ных. В этом режиме APC_period динамически изменяется ATM-контроллерами при получе­нии ячейки RM (Resource Management) и определяет требуемую ACR (Available Cell Rate) скорость передачи ячеек. Механизм RM-ячеек работает следующим образом. После пере­дачи N ячеек пользовательской информации исходный контроллер вставляет в поток RM-ячейку, в которой указывает свою текущую скорость передачи. ATM-коммутатор принима­ет эту ячейку и анализирует состояние каналов связи. При необходимости он посылает обратно ATM-контроллеру RM-ячейку, в которой указывает, что надо сохранить (увеличить или уменьшить) скорость передачи. Число N обычно находится в пределах от 2 до 256 ячеек и определяется на этапе установки соединения.

Контроллер MPC860SAR может быть использован для реализации различных сете­вых устройств: маршрутизаторов, АТМ-контроллеров, ADSL-модемов, АТМ-коммутато-ров и других устройств (рис.5.12).

Контроллеры МРС821 и МРС823. В состав семейства МРС860 входят также моде­ли МРС821, МРС823, которые по основным характеристикам аналогичны МРС860, от­личаясь от нее объемом кэш-памяти и возможностями интерфейса. Модель МРС821 имеет кэши команд и данных емкостью по 4 Кбайт и модуль коммуникационного про­цессора СРМ с двумя SCC-контроллерами. Модель МРС823 содержит кэш команд ем­костью 2 Кбайт, кэш данных емкостью 1 Кбайт и модуль СРМ с двумя SCC-контролле­рами. Кроме того, в составе МРС821, МРС823 имеется контроллер жидкокристалли­ческого дисплея, а в МРС823 еще и графический контроллер, что делает эти модели особенно привлекательными для применения в портативных системах и устройствах, встраиваемых в аппаратуру различного назначения и поддерживающих режим пони­женного энергопотребления.

В контроллере МРС823 встроенный коммуникационный RICS-процессор использует­ся и для коммуникационных задач, и для решения задач обработки изображений. DSP-составляющая имеет дополнительные встроенные функции для JPEG-сжатия и декомп­рессии изображений. При системной частоте в 75 МГц коммуникационный процессор может обеспечивать производительность 75 MIPS параллельно с работой основного про­цессора. Дополнительно МРС823 имеет 7 каналов ввода/вывода: два SCC-контроллера, два SMC-канала, по одному порту SPI и I ²C и один канал USB (Universal Serial Bus). Мак­симальная скорость передачи данных - 35 Мбит/с.

Контроллер МРС855Т. Это одна из последних разработок фирмы «Motorola» в семей­стве PowerQUICC, которая ориентирована на сетевое применение. Контроллер выпуска­ется в версиях 50,66 и 80 МГц. МРС855Т-это удешевленная версия контроллера МРС860 PowerQUICC, которая имеет всего один контроллер 10/100 Fast Ethernet и один SCC-контроллер, который поддерживает протоколы ATM, HDLC, ISDN, многоканальный HDLC и ЮВазеТ Ethernet, а также два SMC-контроллера, один SPI-порт и один PC-порт. Гибкость архитектуры делает контроллер МРС855Т идеальным для реализации маршру-

ти­заторов, устройств ADSL и модемов, а также интеллектуальных коммутаторов.

Контроллер МРС8260. PowerQUICC II открывает следующее поколение коммуника­ционных микропроцессоров, спроектированное специально для сетевых задач и теле­коммуникаций.

МРС8260 PowerQUICC II - это дальнейшее развитие (следующая версия) коммуникаци­онного процессора МРС860 PowerQUICC, обеспечивающее высокую производительность и гибкость во всех областях применения. Как и МРС860, МРС8260 состоит из двух основных компонентов: встроенного ядра PowerPC и коммуникационного процессора Communications Processor Module (CPM). Двухпроцессорная архитектура позволяет снизить потребление энергии по сравнению с однопроцессорной структурой, так как основной процессор осво­божден от части периферийных задач, которые выполняет коммуникационный модуль.

Коммуникационный модуль одновременно поддерживает три быстрых SCC-канала FCC (Fast Serial Communications Controllers), два многоканальных контроллера

МСС (Multichannel Controllers), четыре обыкновенных SCC-канала (Serial Communications Controllers), два контроллера управления SMC (Serial Management Controllers), один пос­ледовательный порт SPI (Serial Peripheral Interface) и один интерфейс PC.

Встроенное процессорное ядро представляет собой высокопроизводительный ЕСбОЗе(ТМ) микропроцессор, работающий на частотах 100-200 МГц, обеспечивающий производительность 140,0 MIPS на частоте 100 МГц и 280,0 MIPS на частоте 200 МГц. Поддерживается режим работы с выключенным процессорным ядром, при этом можно в полном объеме использовать все периферийные модули контроллера при работе с внешним более мощным процессором. Возможен режим работы с внешним кэшем, типа Motorola L2 cache MPC2605.

Контроллер поддерживает режим работы с пониженным энергопотреблением. При частоте 133 МГц микросхема потребляет 2,5 Вт. Микросхема выпускается в 480-контакт­ном корпусе TBGA.

В состав входят кэш данных и кэш инструкций (по 16 Кбайт), блок управления памя­тью. Из состава процессора исключен блок обработки данных с плавающей запятой. Внутри контроллера используются две шины: 64-битная шина ядра PowerPC и 32-битная шина PCI или локальная шина (рис. 5.13).

Блок системной интеграции System Integration Unit (SiU) содержит контроллер памя­ти, контроллер шины PCI с частотой работы до 66 МГц, аппаратный монитор ошибок шины и программный сторожевой таймер. Для внешней отладки системы в состав вклю­чена поддержка IEEE 1149.1 JTAG-порта.

Высокопроизводительный коммуникационный контроллер СРМ может работать на частотах до 133 или 166 МГц. Таким образом, процессорное ядро PowerPC и СРМ могут работать с разными частотами. Контроллер может работать с максимальной скоростью в 710 Мбит/с при частоте 133 МГц. Объем двухпортовой памяти расширен до 24 Кбайт. Скоростные каналы FCC позволяют реализовать работу с 45 Мбит/с HDLC-протоколом, 10/100 Мбит/с Ethernet-протоколом, 155 Мбит/с ATM SAR-протоколом. Многоканальные контроллеры МСС могут каждый поддерживать 128 полнодуплексных 64 Кбит/с линий HDLC. Контроллеры SCC поддерживают все протоколы, которые были реализованы в контроллере МРС860. В результате с помощью контроллера МРС8260 можно реализо­вать поддержку:

• восьми TDM-интерфейсов (Т1/Е1) или двух TDM-портов, которые работают с ТЗ/ЕЗ;

• трех МП-интерфейсов;

• двух master/slave портов UTOPIA (уровень 2), которые оба поддерживают интерфейс multi-PHY; один порт может работать с 8/16-битными данными.