7.6. Сбис пл комбинированной архитектуры

7.6.1. Общие сведения

Непрерывное усложнение современных цифровых систем, высокий уровень и разно­образие предъявляемых к ним требований затрудняют получение необходимых свойств ИС ПЛ в рамках той или иной «классической» архитектуры. Микросхемы высшей слож­ности строятся по все более оригинальным архитектурам, не только сочетающим в себе черты FPGA и CPLD, но и обладающим новыми особенностями.

Комбинированные архитектуры, объединяющие в той или иной мере достоинства обеих предшествующих линий развития ИС ПЛ, появились впервые в микросхемах семейств FLEX8000, FLEX10K фирмы «Altera», семейства ХС9500 фирмы «Xilinx» и ATF1500 фир­мы «Atmel».

Заметим, кстати, что приводимые сведения не являются строгим историческим сви­детельством в отношении развития ИС ПЛ, они прежде всего отражают тенденции и про­цессы, наблюдаемые в деятельности тех ведущих фирм - мировых лидеров, которые взяты в качестве характерных образцов происходящих событий.

Микросхемы FPGA и CPLD с точки зрения функциональных возможностей могут ре­шать одни и те же задачи, но по своим характеристикам имеют и различия. В CPLD логи­ческие функции выражаются в ДНФ, что для сложных функций может оказаться доста­точно громоздким, но в то же время они обеспечивают малые и хорошо предсказуемые задержки сигналов в цепях их передачи. В микросхемах FPGA средства выработки логи­ческих функций более гибки, но задержки сигналов в системе межсоединений не столь малы и предсказуемы, как в CPLD. Таким образом, для реализации на CPLD более под­ходят устройства «небольшие, но быстродействующие», а для реализации на FPGA -«большие, но менее быстродействующие».

7.6.2. Сбис пл комбинированной архитектуры flex10k

По архитектуре микросхемы семейства FLEX занимают промежуточное положение между классическими вариантами CPLD и FPGA. Сохранив ряд качеств CPLD, разрабо­танных ранее фирмой «Altera», микросхемы семейства FLEX в то же время имеют логи­ческие элементы

табличного типа (LUT), расположенные в виде матрицы, и трассиро­вочные каналы, проходящие горизонтально и вертикально между столбцами и строками матрицы логических элементов, что характерно для FPGA. В то же время трассы в кана­лах не сегментированы, а непрерывны, что типично для CPLD и дает хорошо предсказу­емые и малые задержки сигналов.

На фрагменте микросхемы семейства FLEX1OK (рис. 7.24) показаны логические блоки LAB (Logic Array Blocks), содержащие по восемь логических элементов LE (Logic Elements) табличного типа, и локальная программируемая матрица межсоединений (локальная ПМС), обеспечивающая коммутацию сигналов в блоке. Коммутация сигналов на втором уровне обеспечивается глобальной программируемой матрицей соединений ГМПС, организован­ной в виде совокупности строк и столбцов, к концам которых подсоединены элементы вво­да/вывода ЭВВ. Линии связи в ГПМС непрерывны и проходят по всей длине соответствую­щего направления (горизонтально или вертикально). Это отличает их от сегментирован­ных линий связи в типичных FPGA и придает свойства CPLD в отношении предсказуемос­ти задержек при передаче сигналов.

Важным новшеством в архитектуре семейства FLEX10K стало наличие блоков EABs (Embedded Array Blocks), представляющих собою реконфигурируемые модули памяти

(РМП). Эти блоки создают ресурсы встроенной памяти сверх тех распределенных ресур­сов, которые имеют логические элементы табличного типа. Память может быть организо­вана в вариантах 2048 1,1024  2, 512  4 и 256  8 и ориентирована также на реализа­цию буферов FIFO. В микросхемах FLEX10KE память блоков EABs ориентирована и на организацию двухпортовых ОЗУ, в которых может одновременно осуществляться запись по одному адресу и чтение по другому. Несколько блоков ЕАВ могут быть объединены для создания более емких блоков памяти.

Блоки встроенной памяти обладают характеристиками быстродействующих ОЗУ. При необходимости они могут применяться и для воспроизведения табличным способом слож­ных логических функций (арифметических операций, функций цифровой обработки сиг­налов и т. п.).

В микросхемах семейства FLEX10K средства логического преобразования данных имеют два уровня. Наименьшей структурной единицей является логический элемент (ЛЭ, LE).Компактная группа из восьми логических элементов образует логический блок (ЛБ, LAB - Logic Array Block). Логический блок выступает как самостоятельная структурная единица следующего иерархического уровня. Строкам и столбцам логических блоков соответствуют строки и столбцы глобальной матрицы соединений.

Логический элемент микросхем семейства FLEX10K (рис. 7.25) имеет в своем со­ставе четырехвходовый табличный функциональный преобразователь типа ШТ (т. е. программируемую память с организацией 161), схемы переноса и каскадирования, программируемый триггер и несколько программируемых мультиплексоров. Функцио­нальный преобразователь ФП-4 может быть сконфигурирован для воспроизведения двух функций трех переменных, для чего память с организацией 161 разбивается на два блока с организацией 81. Такое разбиение позволяет, например, воспроизводить функции суммы и переноса для одноразрядного сумматора. Цепи переноса у микро­схем семейства FLEX10K имеют высокое быстродействие (задержка 1 не на каскад), что улучшает быстродействие схем с последовательными переносами, отличающихся простотой реализации.

Синхронный триггер может функционировать не только как триггер типа D (режим, со­ответствующий непосредственному использованию имеющейся схемы), но и как триггер типа Т или даже типов JK и RS, работа которых эмулируется с привлечением логических ресурсов, не входящих в схему триггера. Входные сигналы асинхронных сброса и установ­ки вырабатываются схемой управления, в которую поступают два локальных управляю­щих сигнала ЛУС1, ЛУС2, сигнал общего сброса микросхемы и входная переменная D3. В схеме управления установкой/сбросом (СУ уст/сбр) имеются программируемые мульти­плексоры, благодаря которым можно задать один из шести режимов воздействия на триг­гер. Все режимы асинхронные - это сброс, установка или загрузки в разных вариантах.

Триггер может быть использован не только совместно с комбинационной частью ло­гического элемента, но и независимо от нее, как отдельный элемент, если на его вход через мультиплексор 1 поступает сигнал со входа D4.

Выходные сигналы ЛЭ через мультиплексоры 3, 4 могут подаваться в глобальную и локальную программируемые матрицы соединений в комбинационном или регистровом варианте.

Тактирование триггера возможно от любого из двух локальных управляющих сигна­лов ЛУСЗ и ЛУС4.

Функции, число аргументов у которых превышает четыре, получаются как композиции из функций четырех аргументов одним из двух способов. Первый способ (рис. 7.26, а) пред­полагает применение схем каскадирования, которые можно настраивать на любую функ­цию двух переменных, кроме функций суммы по модулю 2 и функции равнозначности. Схемами каскадирования отдельные функции четырех переменных объединяются в фун­кцию большего числа аргументов.

Второй способ использует схему с обратными связями (рис. 7.26, б). Вначале выра­батываются функции, зависящие не более чем от четырех аргументов, а затем они игра­ют роль аргументов для логического элемента, вырабатывающего окончательный вари­ант. Результатом является получение «функции от функций».

Возможности обоих вариантов определяются возможностями декомпозиции воспро­изводимых функций.

Встроенные конфигурируемые блоки памяти ЕАВ с общей емкостью от 6 до 20 Кбит у разных представителей семейства расположены в центре каждой строки матрицы ло­гических блоков. В каждом блоке имеется 2К программируемых битов памяти. Блок мо­жет быть как запоминающим устройством, так и функциональным преобразователем таб­личного типа для получения сложных функций.

Не рассматривая подробно глобальную систему коммутации и работу элементов вво­да/вывода, заметим, что в них много сходства с работой схем аналогичного назначения, рассмотренных ранее.