- •Теоретические вопросы: Вопрос № 1 Состав электронно-вычислительных машин. Структурная схема. Назначение узлов и блоков эвм. Характеристики эвм.
- •Вопрос № 2 Интерфейсы пэвм ibm классификация интерфейсов. Дать определение шин. Охарактеризовать шины в зависимости от их назначения, разрядности и направленности.
- •Вопрос № 4 Структурная схема материнской платы пэвм «Агат». Назначение узлов и блоков. Характеристика интерфейса.
- •Встроенный интерфейс ввода-вывода
- •Назначение узлов и блоков
- •Принцип работы
- •Технические характеристики
- •Вопрос № 5 Управление вычислительным процессам в эвм. Взаимодействие устройств эвм. Характеристика машинных команд.
- •Вопрос № 6 Составить схему асинхронного триггера r-s типа. Пояснить принцип ее действия в зависимости от состояния входных сигналов. Привести условное обозначение триггера r-s типа.
- •Р исунок 3. Электрическая схема, временные диаграммы и условное графическое обозначение однотактного асинхронного триггера построенного на логических элементах и-не.
- •Вопрос № 7 Структура машинных команд эвм. Назначение составляющих машинных команд. Характеристика одноадресных и двухадресных команд. Алгоритм работы процессора при их обработке.
- •Вопрос № 8 Рассказать о системах счисления. Дать определение основания систем счисления. Правила перевода из одной системы счисления в другую. Перечислить достоинства и недостатки.
- •Вопрос № 9 Адресация информации и обработка адресов в эвм. Непосредственная, прямая регистровая, косвенная, индексная, относительная, адресация.
- •Вопрос №15. Устройство управления эвм. Структурная схема. Назначение узлов.
- •Вопрос №19. Арифметико-логическое устройство эвм. Обобщенная структурная схема алу. Классификация алу.
- •Вопрос №21. Операционный блок для сложения и вычитания двоичных чисел с фиксированной точкой. Назначение узлов и блоков. Алгоритм выполнения операций сложения и вычитания.
- •Вопрос №22. Оперативные запоминающие устройства на основе интегральных схем. Условное обозначение и структурная схема зу, организация поиска информации.
- •Вопрос №23. Операционный блок для умножения двоичных чисел с фиксированной точкой. Назначение узлов и блоков. Алгоритм выполнения операции умножения.
- •Вопрос №24. Структурная схема материнской платы ibm pc. Назначение узлов и блоков, принцип действия.
- •Вопрос №25. Операционный блок для деления двоичных чисел с фиксированной точкой без восстановления остатка. Назначение узлов и блоков. Алгоритм выполнения операции деления.
- •Вопрос №26. Схема управления режимами работы в пэвм «Агат». Назначение узлов и блоков, схемы, принцип действия.
- •Вопрос №27. Операционный блок для деления двоичных чисел с фиксированной точкой с восстановлением остатка. Назначение узлов и блоков. Алгоритм выполнения операции деления.
- •Вопрос №28. Статическая и динамическая память. Основное назначение сверхоперативного запоминающего устройства и кэш памяти. Характеристика кэш памяти.
- •Вопрос №29. Операционный блок десятичного сумматора. Структурная схема. Назначение узлов и блоков. Последовательность микроопераций при выполнении схемой алгоритма сложения и вычитания чисел.
- •Вопрос №30. Система прерываний микропроцессора. Алгоритм работы микропроцессора при обработки сигналов маскируемого и немаскируемого прерываний.
- •Вопрос №31. Структура операционных блоков для операций над двоичными числами с плавающей точкой. Структурная схема операционного блока выравнивания порядков двоичных чисел с плавающей точкой.
- •Вопрос №32. Микропроцессоры. Адресация и структура команд. Назначение регистров общего назначения и специальных регистров.
- •Вопрос№33. Дополнительный код положительных и отрицательных чисел. С какой целью он используется в эвм. Представление чисел в эвм с фиксированной точкой и плавающей точкой.
- •Вопрос№34. Архитектура современных пэвм. Логическая структура. Назначение узлов и блоков. Характеристика внутреннего и внешнего интерфейса.
- •Вопрос№35. Взаимодействие процессора и запоминающего устройства в процессе выполнения программы. Рассмотреть различные варианты машинных команд
- •Вопрос№37 Персональная эвм. Логическая структура. Назначение узлов и блоков. Характеристика внутреннего и внешнего интерфейса.
- •Вопрос №38. Правила перевода целых и дробных чисел из 10-й системы счисления в 2-ю, 8-ю, 16-ю и из 2-й, 8-й, 16-й в 10-ю систему счисления.
- •Вопрос №39. Поколения эвм. Идентичность и различие эвм всех поколений. Основные характеристики и особенности каждого поколения.
- •Вопрос№40. Распределение адресного пространства пэвм «агат» по функциональному назначению. Алгоритм работы процессора после включения питания.
- •Вопрос№42. Схемное и микропрограммное управление по эвм. Характеристики, достоинства и недостатки схемного и микропрограммного управления.
- •Вопрос№48. Архитектура процессоров, разработанных с использованием суперскалярной технологии. Алгоритм выполнения процессором двух команд одновреммено.
Вопрос №19. Арифметико-логическое устройство эвм. Обобщенная структурная схема алу. Классификация алу.
По своим функциям АЛУ является операционным блоком, выполняющим микрооперации, обеспечивающие приём из других устройств (например ОЗУ, буферные регистры) операндов, их преобразование и выдачу результатов преобразования в другие устройства.
По способу действия над операндами АЛУ подразделяются на параллельного и последовательного действия.
По способу представления чисел различают АЛУ для чисел с фиксированной и плавающей запятой, для десятичных чисел.
По способу организации работы АЛУ делятся на синхронные и асинхронные.
По характеру использования элементов и узлов АЛУ делятся на универсальные и функциональные. В универсальных АЛУ операции для всех форм чисел выполняются одними и теми же схемами. В функциональных АЛУ операции над операндами с фиксированной и плавающей запятой, с десятичными числами и логическими переменными осуществляются в отдельных операционных блоках.
По связи с ОЗУ различают АЛУ с непосредственной и магистральной связями. В АЛУ с непосредственной связью схемы управления передачей информации соединены непосредственно с выходами соответствующих регистров. В АЛУ с магистральной связью схемы для преобразования выделены в отдельный блок, а регистры нужны лишь для хранения операндов во время их обработки. Блок преобразования информации связан с двумя магистралями: входной и выходной.
На структурной схеме АЛУ изображены: блок регистров (БРг), предназначенных для приёма и размещения операндов и результатов; арифметико-логический блок (АЛБ), в котором осуществляются преобразования операндов согласно коду операции(Коп) в реализуемой команде; схема контроля(СхК), обеспечивающая непрерывный оперативный контроль и диагностику ошибок; блок местного управления(БМУ), в котором формируются управляющие сигналы(УС), координирующие взаимодействие всех блоков АЛУ между собой и с другими блоками процессора.
В асинхронных АЛУ выполнение операции производится по сигналу «Начало операции»(НО), а переход к выполнению очередной команды—по сигналу «Конец операции»(КО).
Вопрос №20. Принцип гибкого распределения памяти в ПЭВМ. Понятие адресного пространства центрального процессора.
Адресное пространство—это характеристика ЦП ЭВМ, число адресов, которое ЦП может передать на шину адреса. Адресное пространство можно посчитать по формуле: 2n, где n—это количество линий в шине адреса.
Всё адресное пространство процессора делится на 4 части: адреса 0000-BFFF (48кБ) выделены для обращения к ОП, которая используется для хранения программ и данных.
С000-С7FF (2кБ), с помощью адресов из этой области процессор управляет работой ПЭВМ.
С800-СFFF(2кБ) отводятся для обращения к ПЗУ, расположенных на модулях расширения.
D000-FFFF(12кБ) отводятся для обращения к ПЗУ, в котором хранится программа загрузки
Назначение УРП (устройство распределения памяти) заключается в расширении шины адресов до 17 разрядов. С целью обеспечения доступа ЦП к любой части ОЗУ. Такая организация достигается следующим образом: всё адресное пространство делится на 8 сегментов по 8кБ адресов в каждом. ОП ёмкостью 128кБ делится на 16 «банков» памяти по 8кБ в каждом. Непосредственно на ОП выведены 13 младших разрядов ША (А12–А0), которые обеспечивают адресацию 8кБ ячеек ОП. 3 старших разряда ША (А15–А13) определяют номер сегмента, поступают в УРП, на выходе которого формируется код номера «банка».
Пусть процессор последовательно выполняет две команды :
запись C10A (1100000100001010)
запись 1021 (0001000000100001)
1. Старшие четыре разряда адреса((1100)2=(С)16) идут на микросхему D14. Активным становится выход С микросхемы. Сигнал С поступает на дешифратор D52, на адресные входы которого поступают разряды А8-А11 первой команды (0001). Активным становится выход С1 микросхемы D52. Сигнал С1 поступает на вход W/R (запись/чтение) микросхемы D21. Так как на вход W/R поступает активный уровень сигнала, микросхема D21 работает в режиме записи. Сигнал С через инвертор поступает на вход V мультиплексора D11. Так как сигнал на входе V пассивный, на адресные входы поступают разряды А4-А7 (0000). На адресные входы D21 поступает информация с выходов D11, таким образом, для записи активируется нулевая ячейка микросхемы памяти D21. На входы данных D21 поступают четыре младших разряда адресной части команды((1010)2=(А)16). Таким образом, в нулевую ячейку D21 было записано число А.
2. Старшие четыре разряда второй команды(0001) поступают на D14. Активным становится выход «Вкл. ОЗУ», т.е. начнёт обращаться к ОЗУ. Сигнал С–пассивный. Он поступает на D52. Сигнал С—синхронизирующий для микросхемы, поэтому сигнал C1 на выходе микросхемы также будет пассивен. Он поступает на вход W/R микросхемы D21, и микросхема начинает работать в режиме чтения. Сигнал С через инвертор поступает на вход V D21. На адресные входы D11 поступают три старших разряда адреса (000) и сигнал РП, который всегда низкий. На адресные входы D21 с выходов D11 поступает адрес (0000), т.е. адрес нулевой ячейки микросхемы памяти. Микросхема работает в режиме чтения, на адресные входы поступает адрес нулевой ячейки микросхемы памяти, на выходе микросхемы появляется код числа А(1010), который указывает номер банка оперативной памяти, в который следует обратиться процессору.