13.10. Запоминающие элементы на биполярных структурах

В качестве простейшего запоминающего элемента можно использовать интегральный RS-триггер (рис. 13.30). Управление работой такого триггера осуществля­ется потенциалами U_a, U_oп и U_p, подаваемыми в адресную А_i и разрядные P_i и P_j, шины. Определенные соотношения между потенциалами U_a, U_oп и U_p обеспечивают хранение, запись или считывание информации.

В режиме хранения информации потенциалы адресной

Рис. 13.30. Схема интегрального запоми­нающего элемента на биполярных струк­турах

и разрядных шин должны удов­летворять соотношению U_a < (U_oп = U_p). При этом триггер находится в одном из устойчивых состояний, когда один из транзи­сторов (VT1 или VT2) открыт, а другой — закрыт. Через эмиттер 1 открытого транзистора протекает ток, а токи эмиттеров 2 обоих транзисторов отсутствуют. Будем счи­тать, что триггер находится в единичном состоянии, при котором транзистор VT2 открыт, a VT1 — закрыт.

Считывание единицы из триггера заключается в про­пускании тока через регистровую шину P_j. При этом состояние триггера должно остаться прежним. Следова­тельно, для считывания 1 необходимо переключить эмит­теры открытого транзистора VT2, что достигается увели­чением потенциала эмиттера 1 по сравнению с потенциа­лом эмиттера 2 (U_a > U_р). Чтобы при этом сохранить единичное состояние триггера, необходимо сохранить ра­венство потенциалов эмиттеров 2 обоих транзисторов. Таким образом, для считывания информации из триггера необходимо выполнить условие U_a > (U_oп = U_p).

Для записи единицы необходимо обеспечить условия U_p < U_oп и U_a > U_oп. Если при этом триггер находится в единичном состоянии, то его состояние не изменится, только на момент записи произойдет переключение эмит­теров 1 и 2 открытого транзистора VT2. Если же перед записью 1 триггер находится в нулевом состоянии (VT1 открыт, a VT2 закрыт), то при одновременном выполнении условий U_p < U_oп и U_a > U_oп произойдет его переключе­ние в единичное состояние.

Рассмотренный запоминающий элемент относится к транзисторно-транзисторной логике (ТТЛ). Время выбор­ки данных из ЗУ, выполненных на элементах ТТЛ, умень­шается до 30...40 нс, а потребляемая одним ЗЭ мощность составляет около 1,5 мВт.

ЗУ на биполярных структурах содержатся во многих сериях ИМС: в сериях К155 и КМ155 (К155РУ5 — ОЗУ на 256 бит со схемами управления; К155РУ1, КМ155РУ1 — ОЗУ на 16 бит и др.), К500 (К500РУ410 — ОЗУ на 256 бит со схемами управления; К500РЕ149 — програм­мируемое ПЗУ на 1024 бит) и др.

13.11. Запоминающие элементы на мдп-структурах

ЗУ на МДП-транзисторах. На рис. 13.31 показана схема ЗЭ на интегральном триггере, образованном МДП-транзисторами с каналом р-типа. Активными элементами

Рис. 13.31. Схема интегрального запоминающего элемента на МДП-транзисторах

триггера являются транзисторы VT1 и VT2, динамиче­скими нагрузками которых служат транзисторы VT3 и VT4. Управление триггером при записи и считывании информации осуществляется через транзисторы VT5 и VT6.

В режиме хранения информации потенциалы разряд­ных шин Р⁰ и Р¹ равны нулю, а потенциал шины А равен напряжению питания + U_п. Вследствие этого напряжения U_ЗИ транзисторов VT5 и VT6 имеют положительный знак и оба транзистора VT5 и VT6 закрыты. Триггер находится в одном из устойчивых состояний. Предположим, что триггер находится в состоянии хранения единицы, при котором транзистор VT1 закрыт, a VT2 — открыт. При этом потенциал стока закрытого транзистора VT1 близок к 0, а открытого VT2 — к + U_п.

Для считывания записанной информации потенциал адресной шины А уменьшают до нуля. В результате от­крывается транзистор VT6, так как напряжение U_ЗИ этого транзистора становится отрицательным и по абсолютному значению больше порогового. Вследствие этого в раз­рядной шине Р¹ появляется высокий потенциал, близкий к потенциалу стока транзистора VT2. Транзистор VT5 при этом остается закрытым, так как для него U_ЗИ≈0, и в разрядной шине Р⁰ сохраняется нулевой потенциал.

При записи информации в триггер потенциал шины А также уменьшается до 0, а изменения потенциалов раз­рядных шин Р⁰ и Р¹ зависят от записываемой информации. Например, если в триггер необходимо записать 0, то потенциал разрядной шины Р¹ сохраняется нулевым, а потенциал разрядной шины Р⁰ увеличивается до + U_п. В результате открывается транзистор VT1 и происходит увеличение потенциала стока этого транзистора, которое передается на затвор транзистора VT2, вследствие чего транзистор VT2 закрывается. При записи 1 потенциал раз­рядной шины Р⁰ сохраняется нулевым, а потенциал ши­ны Р¹ увеличивается до + U_п. Транзистор VT6 откры­вается, что влечет за собой отпирание транзистора VT2 и запирание VT1.

Рассмотренный ЗЭ на МДП-транзисторах относится к классу статических запоминающих устройств. Сущест­вуют также ЗЭ динамических ЗУ, в которых информация запоминается на емкости затвора МДП-транзистора. По­скольку из-за имеющихся утечек заряд емкости посте­пенно уменьшается, необходимо периодически его вос­станавливать.

ЗУ на МДП-структурах имеют большее время обра­щения, чем ЗУ на биполярных структрурах, однако они характеризуются меньшей потребляемой мощностью (ста­тические ЗУ) и большей плотностью размещения инфор­мации.

Примерами ЗУ на МДП-структурах являются ИМС типа К501РЕ1П (ПЗУ на 2048 бит), КР505РЕ3 (ПЗУ ем­костью 4096 бит), К505РУ4 (ОЗУ емкостью 256 бит) и др.

ЗУ на КМДП-транзисторах. Уменьшить время обраще­ния к ЗУ и потребляемую им мощность можно, если вме­сто МДП-транзисторов использовать интегральные стру­ктуры с комплементарными МДП-транзисторами. Схема ЗЭ на КМДП-транзисторах приведена на рис. 13.32. Триггер выполнен на МДП-транзисторах VT1 и VT2 с каналами п-типа. Нагрузками транзисторов VT1 и VT2 являются МДП-транзисторы VT3 и VT4 с каналами р-ти-па. Управление триггером при записи и считывании ин­формации осуществляется с помощью ключей на транзи­сторах VT5, VT6 и VT7, VT8, которые отпираются только в том случае, когда на адресные шины X_i и У_i, поступают одновременно единичные сигналы.

В режиме хранения информации X_i = У_i = 0 ключи

Рис. 13.52. Схема интегрального запоминающего элемента на КМДП -транзисторах

VT5, VT6 и VT7, VT8 закрыты, и триггер находится в одном из устойчивых состояний.

Для записи в триггер 1 на адресных шинах X_i и У_i уста­навливают высокий уровень напряжения X_i = У_i ≈ + U_п, в разрядную шину Р¹ подают уровень 1, а в разрядную шину Р⁰ — уровень 0. При этом триггер устанавливается в состояние, при котором транзистор VT1 закрыт, a VT2 — открыт.

При записи 0 в шину Р¹ подают уровень 0, а в шину Р⁰ — уровень 1. В результате открытым оказывается тран­зистор VT1, а закрытым — транзистор VT2.

Считывание информации осуществляется по разряд­ным шинам Р¹ и Р⁰ при X_i = У_i ≈ U_п. При этом шина Сч подключается к нулевому уровню или к «земле».

Интегральные ЗУ на КМДП-структурах имеются в ИМС серии К176 (К176РУ2 —ОЗУ на 256 бит с управле­нием, К176РМ1 —матрица-накопитель ОЗУ на 16 бит), в серии КР188 и др.

Недостатком ЗУ на биполярных и МДП-структурах является потеря информации при отключении источника питания. Этого недостатка лишены ЗУ, выполненные на интегральных МНОП-транзисторах.

ЗУ на МНОП-транзисторах. МНОП-транзистор отли­чается от МОП- (или МДП-) транзистора тем, что у него между пленкой диоксида кремния SiO₂ и металлическим затвором помещается слой нитрида кремния Si₃N₄. Заряд, накопленный на границе раздела Si₃N₄ — SiO₂, может сохраняться при отключенном питании в течение несколь­ких тысяч часов.

Для записи единицы в запоминающем элементе на основе МНОП-транзистора на затвор подается отрица­тельное напряжение —28 В, называемое критическим. При этом на границе слоев Si₃N₄ и SiO₂ возникает заряд, а МНОП-транзистор устанавливается в состояние с вы­соким пороговым напряжением U_пор.в=15 В (рис. 13.33). Для записи нуля на затвор подают положительное кри­тическое напряжение U_З = 28 В, и МНОП-транзистор принимает состояние с низким пороговым напря­жением U_пор.н = 3 В. Таким образом, состояния 1 и 0

Рис. 13.33. Передаточные характеристики МНОП-транзистора

отличаются межпороговой зоной ∆ U_пор = U_пор.в = U_пор.н = 12 В.

Для считывания записанной информации на затвор МНОП-транзистора необходимо подать напряжение U_СЧ, удовлетворяющее условию U_пор.н < U_СЧ < U_пор.в. При этом ток стока будет протекать через транзистор в том случае, если он находился в состоянии, характеризующемся вы­соким пороговым напряжением U_пор.в. Если же МНОП-транзистор находился в состоянии с низким значением U_пор.н, ток стока через транзистор протекать не будет. Для выделения записанной в МНОП-транзисторе инфор­мации в цепь стока включают резистор с малым сопро­тивлением.

Способность МНОП-транзисторов сохранять инфор­мацию при отключенном источнике питания позволяет использовать их для построения постоянных запоминаю­щих устройств. Примером ПЗУ на МНОП-транзисторах являются интегральные матрицы-накопители на 128 и 256 бит, входящие в состав серии К519, и матрицы — нако­пители на 1024 и 2048 бит, входящие в состав серии КР558.