Внутренняя организация

Общая структура представлена ниже и соответствует двухступенчатому конвееру.

Для него выделяются фаза выборки команды и фаза выполнения команды. Параллельно и асинхронно могут работать два процессора: процессор памяти и исполнительный процессор. Процессор памяти обеспечивает работу с памятью команд и памятью данных, а также с кэш-памятью. На исполнительный процессор возлагаются функции, связанные с дешифрацией и выполнением команд.В процессоре предусмотрен одноуровневый кэш данных и кэш команд прямого отображения.

Структура кэш-памяти команд:

Размер памяти команд – 16 кб, т.е. 2^14 байт. Адрес команды – 14-разрядный. Был выбран размер страницы 2^10 (1024) байт, т.е. разделение памяти команд на 2^4 (16) страниц. Таким образом, тег состоит из четырех разрядов. Пусть размер строки кэша равен 32 байта. Для адресации по строке потребуется еще 5 бит. Таким образом, получаем количество бит под адрес строки кэша команд, равное 14 – 4 – 5 = 5. То есть, в кэше команд содержится 2^5 = 32 строки по 32 байта, и объем кэша равен 32*32 = 1024 байт. Формат адреса принимает вид:

4 бита – тег;

5 бит – строка;

5 бит – байт.

Для памяти данных, размер которой равен 64 кб, создадим такой же кэш. Адрес – 64кб=2^6*2^10 – 16-разрядный. Размер страницы 2^10, разделение на 2^6(64) страницы. Тэг состоит из 6 разрядов.

Формат адреса для того и другого КЭШа будет одинаковым. Только для КЭШа памяти команд не все тэги будут использоваться.

Структурно-функциональная схема процессора представлена на рисунке ниже.

5.Разработка алгоритмов выполнения основных операций на шине

5.1Чтение и запись слова в зу

В начале первого такта Т1 выдается адрес, который по сигналу ALE фиксируется в регистре. В начале второго такта Т2 выдается сигнал RD по которому начинается процесс чтения из памяти. Если память медленная, то выдается сигнал READY, который заставляет процессор вставлять холостые такты TW. В последнем такте Tw снимается сигнал READY, и процессор запоминает данные с шины данных в течение такта Т3. В конце этого такта снимается сигнал RD и цикл обмена завершается.

Запись слова осуществляется аналогичным образом. В начале первого такта выдается адрес, который по сигналу ALE фиксируется регистре. В начале второго такта Т2 выдается слово на шину данных и сигнал записи WR. Если устройство медленное, то оно выдает сигнал READY, который обеспечивает добавление тактов задержки TW. В последнем такте Tn снимается сигнал READY. В конце такта Т3 снимается сигнал записи WR и запись прекращается.

Рис 16.

5.2 Обработка прерывания

Источник прерывания выставляет на шину сигнал INTR; процессор, выполнив необходимую подготовку (в моем случае – завершив последнюю команду) выставляет сигнал INTA (готовность принять прерывание); источник посылает вектор прерывания по шине.

Рис.17

5.3 Обработка захвата шины

Если устройство хочет захватить шину, то оно выставляет сигнал HLD. Реакцией процессора на HLD является только выдача сигнала HLDA и отключение от шины: процессор заканчивает текущий цикл обмена (период Т1) и передает управление устройству потребовавшему шину. Устройство начинает обмен, с любым другим устройством (или с памятью) причем оно является ведущим и соответственно само выставляет все необходимые сигналы (период Т2).

Рис 18

Для защиты вычислительной системы от зависания, необходимо ввести интервал задержки захвата – устройство, после подтверждения процессором захвата шины выставляет период, который необходим для обмена. Если период не превышает максимально возможного, процессор отключается на нужный период, если период превышает, то процессор ждет максимальное количество периодов, а потом отбирает управление.