2.5 Внутренняя организация
В процессоре используется конвейерный принцип обработки информации. Используется двухступенчатый конвейер. Структурная организация показана на рисунке 6.
Рисунок 6
Для двухступенчатого конвейера выделяются фаза выборки команды и фаза выполнения команды. Параллельно и асинхронно могут работать два процессора: процессор памяти и исполнительный процессор. Процессор памяти обеспечивает работу с памятью команд и памятью данных, а также с кэш-памятью. На исполнительный процессор возлагаются функции, связанные с дешифрацией и выполнением команд.
Регистровая память реализуется на регистровых файлах, допускающих в одном такте выборку двух операндов и запись одного операнда. Данные при этом выбираются из регистровых файлов по переднему фронту импульса синхронизации и записываются по заднему фронту. Операционные устройства, как целочисленные, так и с ПТ, представляют собой комбинационную схему. Все целочисленные операции выполняются за один такт, а с ПТ – за фиксированное число тактов.
Структура исполнительной системы представлена на рисунке 7.
Рисунок 7
В процессоре используется одноуровневый кэш данных и кэш команд прямого отображения.
Объём памяти команд - 48 Кбайт, соответственно адрес команды 16 разрядный. Выберем размер страницы 2048 байт, т.е. разделение памяти команд на 24 страницы по 2048 байт. Тег должен состоять из 5 разрядов (не все будут использоваться). Пусть размер строки КЭШа 32 байта, тогда под адрес строки требуется 5 разрядов (8 слов по 4 байта).
Память данных, объём – 64 Кбайт, соответственно, выберем такой же размер страницы (2048 байт), количество страниц 32, адрес 16 разрядный, 5 разрядов для тега и для адресации по строке 5 разрядов.
2.6 Структурно-функциональная схема процессора
Рисунок 8
УУ – устройство управления исполнительным процессом координирует всю работу устройств исполнительной части процессора, выставляя необходимые управляющие сигналы на входы устройств.
УУП – устройство управления процессором памяти осуществляет управление процессами записи в память и чтением из неё, выставляет разрешающие и запрещающие сигналы для записи адреса, данных и команд в регистры, а также содержит необходимые схемы для работы с кэш-памятью.
2.7 Основные алгоритмы функционирования и алгоритмы выполнения отдельных операций
Общий алгоритм работы процессора
Выполнение операции обращения к памяти
Выполнение А/Л операций
2.8 Алгоритмы выполнения операций на шине
Чтение данных из памяти
Запись данных в память
Захват шины
Сигнал HLDR означает желание сделать захват, HLDA исходящий от процессора, является разрешающим (т.е. процессор завершил нужные операции и освободил шину).
Цикл прерывания
