9.3. Выработка адресованных команд

С ледующая важная функция интерфейсной части БВВ – выработка внутренних стробирующих сигналов (адресованных команд), синхронных с магистральными командными сигналами (IOR#, IOW#) в случае обращения по адресам нашего БВВ. Условно узел, выполняющий эту функцию, может быть представлен в следующем виде (рис. 47). На его вход подаются сигналы ADR0 ... ADR(n-1) с выхода селектора адреса, SBHE (в случае необходимости разделения 8- и 16-раз­рядных циклов), а также буферированные ма­гистральные стро­бы записи и чтения (R и W). Выходы – это сигналы STR0 ... STR(n-1), соответствующие обращениям для записи или чтения по всем адресам или группам адресов БВВ. Рассмотрим несколько методов построения этого узла.

Самый простейший подход – использование логических элементов – удобен в случае малого числа адресованных команд. На рис. 48 показаны схемы для двух адресов БВВ, доступных по чтению и записи. Достоинства такого подхода – малое число элементов и высокое быстродействие, а недостаток состоит в том, что приходится разрабатывать новую схему для каждого БВВ. Следует отметить, что во многих случаях такие схемы логического умножения не компонуют воедино, а размещают около каждого отдельного управляемого узла (например, регистра).

В случае необходимости выработки большого числа адресо­ванных команд удобно исполь­зовать микро­схе­мы дешиф­ра­торов. При­мер такого решения пред­ставлен на рис. 49. Здесь два младших разряда адреса подаются не на селектор адреса, а непосредственно на дешифратор, верхняя половина которого управляется сигналом с селектора адреса и сигналом IOR#, а нижняя – сигналом с селектора адреса и IOW#. Таким образом, выходы RA0# ... RA3# соответствуют циклам чтения из четырех последовательных адресов, a WA0# ... WA3# – записи в эти адреса. Отметим, что использовать все выходы дешифратора не обязательно. Достоинства этого подхода – однотипность схемы рассматриваемого узла для всех БВВ и малые аппаратурные затраты при необходимости получения большого количества внутренних сигналов обмена.

В некоторых случаях удобно не разделять интерфейсную часть БВВ на селектор адреса и формирователь внутренних стробов.

Пусть, например, наше БВВ должно работать только в циклах записи по его адресам (или только в циклах чтения). При этом оба рассмотренных узла могут быть выполнены на одной микросхеме ППЗУ (рис. 50).

З десь к моменту прихода магистральной команды обмена ППЗУ уже успеет сформировать выходные сигналы (закончится время выборки адреса). Поэтому адресованная ко­манда будет задер­жана относительно магистральной команды только на время выбора ППЗУ. Такой недостаток всех микросхем ППЗУ, как неопределенность выходных сигналов в течение некоторого времени после любого изменения адреса, здесь не сказывается на работе схемы. Однако не следует надеяться, что схема будет работать столь же нормально при подаче одного или обоих магистральных команд обмена (IOR# и IOW#) на адресные входы ППЗУ.

9.4. Формирователи сигналов оповещения и управления темпом обмена Реализация 16-разрядного обмена данными

О собо следует остановиться на организации 16-разрядного обмена и разделении пересылок старшего и младшего байтов. Здесь участвуют два сигнала магистрали, которые не используются при 8-битном обмене: SBHE# и I/O CS16#. При этом сигнал SBHE# должен обрабатываться БВВ только в случае необходимости как 16­­­‑, так и 8-разрядного обмена (поскольку он определяет тип цикла обмена совместно с сигналом SA0). В МПУУ такой режим обычно не используется. Сигнал I/O CS16# должен вырабатываться целевым устройством в случае обмена 16-разрядными словами данных (см. рис. 33). Стандартный тип выходного каскада – открытый коллектор (например, К1533ЛН10, К1533ЛА23, К559ИП1) – рис. 51, а. В отсутствие выходного сигнала уровень лог. 1 формируется шиной. Время прохождения сигнала от входа READ/WRITE до выхода I/O CS16 не должно превышать 30 нс.

Сигнал I/O CS16 может формироваться и элементом с тремя состояниями, но в этом случае следует обеспечить активный нулевой уровень при селектировании адреса и высокоимпедансное состояние в противном случае (рис. 51, б). Это предотвратит конфликт сигналов от разных плат расширения на линии I/O CS16#.