X2 x1 x0 x2 x1 x0 x2 x1 x0 x2 x1 x0 x2 x1 x0 x2 x1 x0 x2 x1 x0

X2 x1 x0

В любой момент времени дешифратор активизирует только один из п выходов. Выбор осуществляется при помощи управляющих сигналов, поступающих на входы D₀-D_i.

5

Входной код				Состояния на выходах
x2	x1	x0	F0		F1	F2	F3	F4	F5	F6	F7
0	0	0	1		0	0	0	0	0	0	0
0	0	1	0		1	0	0	0	0	0	0
0	1	0	0		0	1	0	0	0	0	0
0	1	1	0		0	0	1	0	0	0	0
1	0	0	0		0	0	0	1	0	0	0
1	0	1	0		0	0	0	0	1	0	0
1	1	0	0		0	0	0	0	0	1	0
1	1	1	0		0	0	0	0	0	0	1

Дешифратор с активным низким уровнем напряжения

ИД

Входной код				Состояния на выходах
x2	x1	x0	F0		F1	F2	F3	F4	F5	F6	F7
0	0	0	0		1	1	1	1	1	1	1
0	0	1	1		0	1	1	1	1	1	1
0	1	0	1		1	0	1	1	1	1	1
0	1	1	1		1	1	0	1	1	1	1
1	0	0	1		1	1	1	0	1	1	1
1	0	1	1		1	1	1	1	0	1	1
1	1	0	1		1	1	1	1	1	0	1
1	1	1	1		1	1	1	1	1	1	0

6

Дешифратор с входом разрешения

ИД

Входной код					Состояния на выходах
E0	x2	x1	x0	F0		F1	F2	F3	F4	F5	F6	F7
1	x	x	x	1		1	1	1	1	1	1	1
0	0	0	0	0		1	1	1	1	1	1	1
0	0	0	1	1		0	1	1	1	1	1	1
0	0	1	0	1		1	0	1	1	1	1	1
0	0	1	1	1		1	1	0	1	1	1	1
0	1	0	0	1		1	1	1	0	1	1	1
0	1	0	1	1		1	1	1	1	0	1	1
0	1	1	0	1		1	1	1	1	1	0	1
0	1	1	1	1		1	1	1	1	1	1	0

F₀ D₂

• D₁

• D₀

• E₀

7

Увеличение разрядности дешифратора

	Входной код				Состояния на выходах
	x2	x1	x0		F0	F1	F2	F3	F4	F5	F6	F7
DD1		0	0	0		0	1	1	1	1	1	1	1
		0	0	1		1	0	1	1	1	1	1	1
		0	1	0		1	1	0	1	1	1	1	1
		0	1	1		1	1	1	0	1	1	1	1
DD2		1	0	0		1	1	1	1	0	1	1	1
		1	0	1		1	1	1	1	1	0	1	1
		1	1	0		1	1	1	1	1	1	0	1
		1	1	1		1	1	1	1	1	1	1	0
						DD1				DD2

8

Увеличение разрядности дешифратора

9

Неполные дешифраторы

10

Дешифратор 1:10 - преобразует двоично-десятичный код в десятичное число. Часто с открытым коллектором, и используется для управления

газоразрядными индикаторами.

Входной код					Состояния на выходах
x3	x2	x1	x0	F0		F1	F2	F3	F4	F5	F6	F7	F8	F9
0	0	0	0	0		1	1	1	1	1	1	1	1	1
0	0	0	1	1		0	1	1	1	1	1	1	1	1
0	0	1	0	1		1	0	1	1	1	1	1	1	1
0	0	1	1	1		1	1	0	1	1	1	1	1	1
0	1	0	0	1		1	1	1	0	1	1	1	1	1
0	1	0	1	1		1	1	1	1	0	1	1	1	1
0	1	1	0	1		1	1	1	1	1	0	1	1	1
0	1	1	1	1		1	1	1	1	1	1	0	1	1
1	0	0	0	1		1	1	1	1	1	1	1	0	1
1	0	0	1	1		1	1	1	1	1	1	1	1	0

Неполные дешифраторы

11

Семисегментные дешифраторы используются для преобразования двоичного кода в семисегментный код. Семисегментный код необходим для отображения на цифровых семисегментных индикаторах. Выходы дешифраторе, как правило, с открытым коллектором.

a

Входной код						Состояния на выходах
dec	x3	x2	x1	x0	Fa		Fb	Fc	Fd	Fe	Ff	Fg
0	0	0	0	0	0		0	0	0	0	0	1
1	0	0	0	1	1		0	0	1	1	1	1
2	0	0	1	0	0		0	1	0	0	1	0
3	0	0	1	1	0		0	0	0	1	1	0
4	0	1	0	0	1		0	0	1	1	0	0
5	0	1	0	1	0		1	0	0	1	0	0
6	0	1	1	0	0		1	0	0	0	0	0
7	0	1	1	1	0		0	0	1	1	1	1
8	1	0	0	0	0		0	0	0	0	0	0
9	1	0	0	1	0		0	0	0	1	0	0

_{f g} b

^e c

d

2. Мультиплексор – схема выборки с электронным управлением.

^КП Мультиплексор подключает один из п входных сигналов к единственной выходной линии. Выбор подключаемого входа осуществляется при помощи адреса, передаваемого по специальным линиям. Мультиплексоры иногда называют селекторами данных.

Обозначение на схеме: MX, MS, MUX

А1 и А0 – входные линии адреса,

D3, D2, D1 и D0 – входные информационные линии.

E0	A1	A0	F
1	x	x	0
0	0	0	D0
0	0	1	D1
0	1	0	D2
0	1	1	D3

E0 – сигнал разрешения

При наличии активного разрешающего сигнала E на адресные линии подается двоичный код адреса. При этом на выход F будет копироваться информация с выбранного в соответствии с этим адресом информационного входа D_i.

12

F D₀ A₁ A₀

• D₁ A₁ A₀

• D₂ A₁ A₀

• D₃ A₁ A₀

Схема мультиплексора

F D₀ A₁ A₀

• D₁ A₁ A₀

• D₂ A₁ A₀

• D₃ A₁ A₀

13

Схема мультиплексора

F D₀ A₁ A₀

• D₁ A₁ A₀

• D₂ A₁ A₀

• D₃ A₁ A₀

Дешифратор DC осуществляет выбор информационного входа D₁…D₀ в соответствии с адресом A₁А₀. Он

обеспечивает логическую единицу на

входе логического элемента И, соответствующего адресу выбранного информационного входа. При наличии разрешающего сигнала Е=1 состояние этого логического элемента И определяется информацией на выбранном информационном входе. Так, при А₁А₀ = 11₂ = 3₁₀ на выход F

будет передаваться информация с

входа D₃.

14

Методы увеличения разрядности мультиплексора

1. Каскадное соединение мультиплексоров

(последовательное соединение).

Для выбора одного информационного входа из 16 необходимы 4 входные линии адреса: A3, А2, A1 и А0. Четыре мультиплексора 1-го каскада обеспечивают выбор в зависимости от кода, поданного на A1 и А0, соответственно: первый - одного из сигналов D0, D1, D2 или D3, второй – из сигналов D4, D5, D6 или D7, третий – из сигналов D8, D9, D10 или D11, четвертый – из сигналов D12, D13, D14 или D15. Пятый MS (2-й каскад) обеспечивает выбор одного из ранее выбранных сигналов в зависимости от кода, подаваемого на АЗ и А2.

Например, при A₃А₂A₁А₀ = 1110₂ на выходы MS первого каскада будут поступать D₂, D₆, D₁₀ и D₁₄. На выход всей схемы D₁₄.

15

MS могут не иметь входа разрешения E.

Методы увеличения разрядности мультиплексора

1. Параллельное соединение мультиплексоров (реализуется с помощью DC)

С_Нт_аа_пр_рш_ии_ме_ерр_, а_пз_рр_ияд_пы_ода_ад_чр_ее_Aса_A А_{A3 A}и

₌А₂

подаются на входы да³нн²ых¹

⁰DC,

1110₂ на входы данных DC будет

к_по_рт_ио_хр_оы_дий_{ть к}вы_одби_Aра_Aет,_{= 1}к₁ак_, о_бй_удетиз

мультиплексоров

³ D²D2-DD² 5 будет

разрешена работа только MS DD5.

р_На_або_вт_ыа_хт_одь_а._х Н_Mа_S в_Dы_Dхо₂д_-ах_DDо₄ста_бл_уь_дн_еы_т х

м_лоу_гл_иь_чт_еи_сп_кл_ие_йкс_«о₀р_»о_,в_{т.е. F}не₌за_Fви₌с_Fим₌о_0. от

значений переменных¹

х ²буд³ет

«0».

На адресные входы всех MS

^Апо^кс^тт^иу^вп^на^ыет^й

_дм_ву_ол_иь_чт_ни_ыпл_йек_кс_оо_др в_Aы_Aбир₌ает

в зависимости от кода, подан¹но⁰го на

10₂, то на выход F₄ DD5 будет

п^Aе¹ре^ида^Ав⁰а^,ть^сс^оя^оти^вн^етф^со^тр^вм^енац^ни^о:я

п_сер_вв_хы_одй_а –

_Dоди_, н_т.и_ез_.

3

с_зи_нг_ан_ча_ел_но_ив_е x_п0…_ерx_е3м, _ев_нт_но_ор_йой_x–

_.из

MS должны иметь вход разрешения

с_Пи_ог_сн_ла_елов_суx_м4…_миx_р7,_от_вр_ае_нт_ии_яй –_наиз с_ви_ыг_хн_оа_дл_еов

14

в^x8с^…ей^x1с¹х^, ем^чы^етвб^еу^рд^те^ыт^йF=^–F

и₊з_F

₊си_Fгн₊а_Fлов

1 2 3 4

^x=¹²0^…+^x0¹⁵+^.

₀С₊иг_xнал₌ы_x

_.с выходов MS ₁₆

суммируются.^{14 14}

Реализация логических функций с помощью

мультиплексора

1. Функция 3-х переменных

4 ₀

A	B	C	F
0	0	0	0
0	0	1	0
0	1	0	1
0	1	1	1
1	0	0	1
1	0	1	0
1	1	0	1
1	1	1	1

3 ₁

2 ₂

1

3

15 ₄

14

5

13

6

12

7

DD1

К1533КП7

MUX

5

6

+Uп

R2

1 кОм

0

1

2

3

4

5

6

7

DD1

К1533КП7

MUX

F

DC ^DC

11

1 ^{С 1}

10

2 ^{B 2}

9

4 ^{A 4}

⁷ E ^E

Пример. Реализовать функцию,

используя мультиплексор КП7.

17

Реализация логических функций с помощью мультиплексора

2. Функция 4-х переменных

+Uп

a	b	с	d	f
0	0	0	0	1
0	0	0	1	1
0	0	1	0	1
0	0	1	1	0
0	1	0	0	1
0	1	0	1	0
0	1	1	0	1
0	1	1	1	0
1	0	0	0	1
1	0	0	1	1
1	0	1	0	1
1	0	1	1	0
1	1	0	0	0
1	1	0	1	1
1	1	1	0	1
1	1	1	1	0

+Uп

R1

1 кОм

0

1

2

3

4

5

6

7

DC

^D 1

^C 2

^B 4

A _E

DD1

К1533КП7

MUX

DD4

1

R2

1 кОм

0

1

2

3

4

5

6

7

DC

^D 1

^C 2

^B 4

E

DD2

К1533КП7

MUX

DD3

₁ F

18

Схема мультиплексора КМОП

Схемотехника мультиплексоров КМОП отличается тем, что они могут коммутировать аналоговые сигналы с размахом амплитуды до Uп. Пара транзисторов VT1-VT2 и др. обеспечивает одинаковое сопротивление в обоих направлениях, т.е. сигнал может распространяться, как от входа к выходу, так и от выхода к входу. В этом случае мультиплексор может использоваться в качестве демультиплексора.

19

4. Демультиплексор – устройство, функционально противоположное мультиплексору. Он подключает единственный входной сигнал к одному из n выходов, определяемому адресом.

A1	A0	D0	F0	F1	F2	F3
0	0	D0	D0	0	0	0
0	1	D0	0	D0	0	0
1	0	D0	0	0	D0	0
1	1	D0	0	0	0	D0

F₀ 

F₁ 

D₀ A₁ A₀

D₀ A₁ A₀

F₂ 

F₃ 

D₀ A₁ A₀

D₀ A₁ A₀

20

Схема демультиплексора

F₀  F₁  F₂  F₃ 

D₀ A₁ A₀ D₀ A₁ A₀ D₀ A₁ A₀ D₀ A₁ A₀

В сериях ТТЛ в качестве демультиплексоров применяются дешифраторы с входом разрешения. В этом случае входные данные подаются на вход разрешен₂и₁я.

E0	A1	A0	F0	F1	F2	F3
F	0	0	F	0	0	0
F	0	1	0	F	0	0
F	1	0	0	0	F	0
F	1	1	0	0	0	F

Схема демультиплексора КМОП

В сериях КМОП в качестве демультиплексора можно использовать мультиплексор. Данные подаются на выход, а выходные функции снимаются с входов.

22

4. Полусумматоры и сумматоры

- предназначены для арифметического сложения двух переменных.

Классификация сумматоров

По числу выводов различают:

• полусумматоры

• одноразрядные сумматоры

• многоразрядные сумматоры

Полусумматором называется устройство, предназначенное для сложения двух одноразрядных переменных, имеющее два входа и два выхода и формирующее из сигналов входных слагаемых сигналы суммы и переноса в старший разряд.

Одноразрядным сумматором называется устройство, предназначенное для сложения двух одноразрядных кодов (переменных), имеющее три входа и два выхода, и формирующее из сигналов входных слагаемых и сигнала переноса из младших разрядов сигналы суммы и переноса в старший разряд.

Многоразрядным сумматором называется устройство, предназначенное для

сложения двух многоразрядных кодов, формирующее на выходе код суммы и сигнал переноса в случае, если результат сложения не может быть представлен

23

кодом, разрядность которого совпадает с разрядностью кодов слагаемых.

Классификация сумматоров

В последовательных сумматорах операция сложения выполняется последовательно разряд за разрядом, начиная с младшего.

В параллельных сумматорах все разряды входных кодов суммируются одновременно.

Комбинационные сумматоры – устройства, не имеющие собственной памяти. Накапливающие сумматоры, снабженные собственной внутренней памятью, в которой аккумулируются результаты выполненной операции. При этом каждое очередное слагаемое прибавляется к уже имевшемуся в устройстве значению.

В синхронных сумматорах время выполнения операции арифметического суммирования двух кодов не зависит от вида самих кодов и всегда остается постоянным. В асинхронных сумматорах время выполнения операции зависит от вида слагаемых. Поэтому по завершении выполнения суммирования необходимо вырабатывать специальный сигнал завершения операции.

В зависимости от используемой системы счисления различают двоичные, двоично-десятичные и другие типы сумматоров.

24

1. Полусумматор применяется для сложения одноразрядных двоичных чисел или младших разрядов многоразрядных слов.

Слово – величина, измеряемая в битах и равная разрядности данных, обрабатываемых цифровым устройством.

x1	x0	Fs	Fp
0	0	0	0
0	1	1	0
1	0	1	0
1	1	0	1

Fs 

Fp 

x₁ x₀

x₁ x₀

• x₁ x₀

x₁ x₀

t_п∑ = 3t_з.р, где t_з.р - задержка распространения элемента ИЛИ-НЕ

25

2. Полный сумматор

Таблица сложения старших разрядов многоразрядных двоичных слов должна быть дополнена переменной возможного переноса из более младшего разряда (р-1).

Fs (x₁ x₀

x1	x0	^p-1	Fs	Fp
0	0	0	0	0
0	1	0	1	0
1	0	0	1	0
1	1	0	0	1
0	0	1	1	0
0	1	1	0	1
1	0	1	0	1
1	1	1	1	1

x₁ x₀ ) p_1 (x₁ x₀

x₁ x₀ )p_1 

(x₁ x₀ ) p_1 (x₁ x₀ )p_1

Fp 

x₀ x₁ (x₁x₀

x₁ x₀ ) p_1 

x₀ x₁ (x₁ x₀ ) p_1

26

Fs (x₁ x₀

x₁ x₀ ) p_1 (x₁ x₀

x₁ x₀ )p_1 

(x₁ x₀ ) p_1 (x₁ x₀ )p_1

Fp 

x₀ x₁ (x₁ x₀

x₁ x₀ ) p_1 

x₀ x₁ (x₁ x₀ ) p_1

Время суммирования полного сумматора:

t_0∑ = 2* t_п∑ = 6t_з.р

Формирование сигнала переноса

^tp ^{= 5t}з.р.

27

Полный сумматор может быть реализован с использованием мультиплексора

+Uп

+Uп

x0 x1 P-1

x1	x0	^p-1	Fs	Fp
0	0	0	0	0
0	1	0	1	0
1	0	0	1	0
1	1	0	0	1
0	0	1	1	0
0	1	1	0	1
1	0	1	0	1
1	1	1	1	1

R1

1 кОм

0

1

2

3

4

5

6

7

DC 1

2

4

E

DD1

К1533КП7

MUX

Fs