Kandaurova_N_Vychislitelnye_sistemy_seti_i_telekommunikatsii

2 схемы в соответствии с логическими функциями S a b p , P a b p и

S a b p , P a b p . Схемы созданы с помощью программы Рисование;

Таблица 9.4 – Таблица истинности сумматора для входной комбинации 101

Значения				Перенос из	Разряд	Перенос в
двоичных чисел				предыдущего		следующий
					суммы
	A и В			разряда			разряд
					Si
ai		bi		pi–1			Pi
1		0		1	0		1
a b p					a b p
1
	&	S	a b p			1	&	S a b p
1
1
	&	P	a b p			1	&	P a b p
1

Рисунок 9.2 – Схемы логических функций сумматора: а – для входного набора 010; б – для входного набора 101

6)проверить работоспособность построенной схемы путем задания различных комбинаций переменных abp, и определения реакции на выходе схемы (т.е. значений S или P);

7)нарисовать обозначение сумматора, применяемое на принципиальных электрических схемах, для примера обозначение сумматора представлено на рисунке 9.1 б, который создан с помощью программы Рисование;

8)материалы всей работы (отчѐт о работе) оформить в электронной среде MS Word, Paint, Visio или Рисование и сохранить на логическом диске D:/Студент/№ группы/ФИО студента/№ работы (а также создать копию отчѐта о работе на любом внешнем ЗУ) и представить преподавателю для защиты;

9)защитить результаты выполненной работы, ответить на контрольные вопросы.

Примечание. Только после представления отчѐта (результатов выполненной работы) в электронном виде преподавателю и еѐ защиты она считается выполненной.

270

Контрольные вопросы

1.Что собой представляют комбинационные схемы (КС)?

2.Какие бывают структуры комбинационных схем?

3.Каким образом в регулярных структурах строится каждый из выходов схемы?

4.В основу построения каких ИС положены многие регулярные структуры?

5.Перечислите основные наиболее распространеные схемы из регулярных КС?

6.Что собой представляют комбинационный одноразрядный сумматор?

7.Сколько 2-х двоичных цифр складывает одноразрядный сумматор?

8.Где применяется комбинационный одноразрядный сумматор?

9.Составте таблицу истинности одноразрядного сумматора.

10.Напишите логическую зависимость работы одноразрядного сумматора.

11.Нарисуйте структурную схему одноразрядного сумматора.

12.Каково обозначение одноразрядного сумматора на принципиальных электрических схемах?

Лабораторная работа № 10. СИНТЕЗ СТРУКТУРНОЙ СХЕМЫ МНОГОРАЗРЯДНОГО СУММАТОРА

Цель:

1) закрепить теоретические знания и получить практические навыки синтеза комбинационных схем на примере многоразрядных двоичных сумматоров, широко применяемых в устройствах вычислительных систем, сетей и телекоммуникаций;

2) получить и закрепить практические навыки разработки схем многоразрядного двоичного сумматора с учѐтом схем управления переносом из младшего разряда в соседний старший разряд в электронном виде в различных программных средах.

Краткие теоретические сведения

Обработка информации в схемах вычислительных систем, сетей и телекоммуникаций обеспечивается преобразователями (цифровыми автоматами) двух видов: комбинационными схемами и схемами с памятью.

Комбинационные схемы (КС) – это схемы, у которых выходные сигналы Y = (y1, y2,..., уm) в любой момент дискретного времени однозначно определяются совокупностью входных сигналов Х = (х1, х2,..., хn), поступающих в тот же момент времени t. Реализуемый в КС способ обработки информации называется комбинационным, т.к. результат обработки зависит только от комбинации входных сигналов и формируется сразу же при поступлении входных сигналов. Поэтому одним из достоинств комбинационных схем является их высокое быстродействие. Преобразование информации однозначно описывается логическими функциями вида Y = f (X).

Логические функции и соответствующие им комбинационные схемы подразделяют на регулярные и нерегулярные структуры. В регулярных структурах каждый из выходов схемы строится по аналогии с предыдущими. В нерегулярных структурах такая аналогия отсутствует.

Многие регулярные структуры положены в основу построения МИС и БИС или отдельных функциональных частей БИС и СБИС. Из регулярных КС наиболее распространены дешифраторы, шифраторы, схемы сравнения, комбинационные сумматоры, коммутаторы и др.

Комбинационный многоразрядный сумматор. В предыдущих лабораторных работах были рассмотрены одноразрядный двоичный сумматор, обеспечивающий сложение только 2-ух двоичных цифр (полусумматор), как в самом младшем разряде многоразрядного сумматора (лабораторная работа № 8), и одноразрядный двоичный сумматор, обеспечивающий сложение с учѐтом переноса 3-ѐх двоичных цифр, как в остальных разрядах многоразрядного сумматора (лабораторная работа № 9), а также их логические зависимости, где Si – функция одноразрядной суммы,

272

Pi – функция формирования переноса в старший соседний разряд и рi-1 – сигнал переноса из младшего соседнего разряда в старший.

На основе полусумматора и комбинационного сумматора можно построить многоразрядный сумматор с любым числом разрядов. В настоящее время в ПК используются преимущественно 32-ух разрядные сумматоры. Но в суперЭВМ, мэйнфреймах и др. могут применяться сумматоры большей разрядности. Необходимо отметить, что в сопроцессорах работающих в режиме с плавающей запятой, для выполнения операций отдельно с мантиссой и отдельно с порядком используются сумматоры разной разрядности.

Структурная схема многоразрядного сумматора на n разрядов в виде линейки одноразрядных комбинационных сумматоров изображена на рисунке 10.1. Необходимо отметить, что здесь показан лишь принцип создания многоразрядных комбинационных сумматоров из одноразрядных сумматоров с учѐтом переносов из младших разрядов в старшие.

S

S2

1

Pn–1

Sn

SM

SM

SM

Pn+1

P2

P3

a1 b1

a2 b2

an bn

Рисунок 10.1 – Структурная схема многоразрядного сумматора

Причѐм следует отметить, что если цепи переносов имеют место, многоразрядный сумматор работает в режиме сложения, а если цепи переносов разорвать, то многоразрядный сумматор будет работать с учѐтом инверсии результатов в каждом разряде в режиме поразрядного сравнения (компаратор).

Смену режимов работы можно организовать, если в каждую цепь переноса поставить электронный ключ (схему И – конъюнктор) на 2 входа. На один вход конъюнктора подавать сигнал (импульс) переноса, а на другой

– сигнал (импульс) управления. При наличии сигнала управления переносы будут проходить с младшего соседнего разряда на старший и многоразрядный сумматор будет работать в режиме арифметического сложения. При отсутствии сигнала управления переносы не будут проходить с младшего соседнего разряда на старший и многоразрядный сумматор будет работать в режиме логического сравнения. Наличие и отсутствие сигнало в управления вырабатывает устройство управления, входящее в состав процессора.

Такой электронный ключ на 2 входа (схема И – конъюнктор) для управления переносами из младшего разряда сумматора в соседний старший с указанием назначения входов представлен на рисунке 10.2. На нѐм показан режим арифметического сложения (а) и режим логического сравнения (б).

273

Сигнал

управления

Перенос из мл. разряда

						Сигнал	Нет
П	&			П		управления	П	&		Нет
П
						Перенос из				Перенос в
			Перенос в
			ст. разряд			мл. разряда				ст. разряд

а

б

Рисунок 10.2 – Электронный ключ (конъюнктор) для управления переносами из младшего разряда сумматора в старший: а – режим арифметического сложения, б – режим логического сравнения

Выполнение лабораторной работы

Для получения зачѐта по лабораторной работе необходимо:

1)знать вышеизложенный теоретический материал по разработке структурной схемы многоразрядного комбинационного двоичного сумматора на n разрядов с учѐтом возможности его работы в 2-ух режимах: арифметическое сложение и логическое сравнение;

2)выбрать из таблицы 10.1 тип схемы многоразрядного сумматора (СМ) по № задания, соответствующему № студента в журнале учебной группы (или

другим способом по согласованию с преподавателем);

Таблица 10.1 – Варианты заданий

№	Тип схемы	№	Тип схемы	№		Тип схемы
задания	СМ	задания	СМ	задания		СМ
1	2 разряда СМ	6	4 разряда СМ	11		4 разряда СМ
	без		с			без
	управления		управлением			управления
	переносом		переносом			переносом
2	2 разряда СМ	7	2 разряда СМ	12		4 разряда СМ
	с		без			с
	управлением		управления			управлением
	переносом		переносом			переносом
3	3 разряда СМ	8	2 разряда СМ	13		2 разряда СМ
	без		с			без
	управления		управлением			управления
	переносом		переносом			переносом
4	3 разряда СМ	9	3 разряда СМ	14		2 разряда СМ
	с		без			с
	управлением		управления			управлением
	переносом		переносом			переносом
5	4 разряда СМ	10	3 разряда СМ	15		3 разряда СМ
	без		с			без
	управления		управлением			управления
	переносом		переносом			переносом
			274

3)разработать в соответствии с выбранным заданием (типом схемы СМ), изученным теоретическим материалом и логикой функционирования многоразрядного комбинационного двоичного сумматора и нарисовать структурную схему многоразрядного комбинационного сумматора. Для примера такая схема сумматора по заданию № 12 (4 разряда СМ с управлением переносом) размерностью полбайта представлена на рисунке 10.3, которая создана с помощью программы Рисование;

S1

S2

S3

S4

P2

P3

P4

SM

&

SM

&

SM

&

SM

a1 b1

Упр. сигн. a2 b2

a3 b3

a4 b4

Рисунок 10.3 – Структурная схема 4-разрядного комбинационного сумматора

сэлементами управления переносами

4)проверить работоспособность своей построенной схемы i-разрядного комбинационного сумматора путем задания различных комбинаций

переменных ai, bi, pi (i 1,2;1,3èëè 1,4 ) и определения результатов на выходах i-разрядного комбинационного сумматора (т.е. значений Si и Pi);

5)материалы всей работы (отчѐт о работе) оформить в электронной среде MS Word, Paint, Visio или Рисование и сохранить на логическом диске D:/Студент/№ группы/ФИО студента/№ работы (а также создать копию отчѐта о работе на любом внешнем ЗУ) и представить преподавателю для защиты;

6)защитить результаты выполненной работы, ответить на контрольные вопросы.

Примечание. Только после представления отчѐта (результатов выполненной работы) в электронном виде преподавателю и еѐ защиты она считается выполненной.

Контрольные вопросы

1.Что собой представляют комбинационные схемы (КС)?

2.Какие бывают структуры комбинационных схем?

3.Каким образом в регулярных структурах строится каждый из выходов схемы?

4.В основу построения каких ИС положены многие регулярные структуры?

5.Перечислите основные наиболее распространеные схемы из регулярных КС?

6.Что собой представляют комбинационный многоразрядный сумматор?

275

7.На какой основе можно построить многоразрядный сумматор с любым числом разрядов?

8.Сколько разрядов преимущественно содержат сумматоры современных ПК?

9.Могут ли применяться в суперЭВМ и мэйнфреймах сумматоры большей разрядности, чем 32 разряда?

10.Одинаковая ли разрядность в сопроцессорах, работающих в режиме с плавающей запятой, выполняющих операций отдельно с мантиссой и отдельно с порядком?

11.Нарисуйте структурную схему многоразрядного сумматора на n разрядов.

12.Нарисуйте структурную схему 4-разрядного комбинационного сумматора с элементами управления переносами.

13.Объясните принцип создания многоразрядных комбинационных сумматоров из одноразрядных сумматоров с учѐтом переносов из младших разрядов в старшие.

14.В каком режиме работает многоразрядный сумматор, если цепи переносов имеют место?

15.В каком режиме работает многоразрядный сумматор, если цепи переносов разорваны?

16.С помощью чего можно организовать смену режимов работы (арифметика/логика) многоразрядного сумматора?

17.Где вырабатывается сигнал управления переносами?

18.Поясните работу электронного ключа на 2 входа (схема И – конъюнктор) для управления переносами из младшего разряда сумматора в соседний старший.

19.Где применяется комбинационный многоразрядный сумматор?

Лабораторная работа № 11. СИНТЕЗ АСИНХРОННЫХ И СИНХРОННЫХ RS-ТРИГГЕРОВ И T-ТРИГГЕРОВ

Цель:

1) закрепить теоретические знания и получить практические навыки синтеза схем с памятью на примере асинхронных и синхронных RSтриггеров, и триггеров со счѐтным входом, широко применяемых в устройствах вычислительных систем, сетей и телекоммуникаций;

2) получить и закрепить практические навыки разработки структурных схем асинхронных и синхронных RS-триггеров, и Т-триггеров со счѐтным входом в простейшем базисе И-НЕ в электронном виде в различных программных средах.

Краткие теоретические сведения

Обработка информации в схемах вычислительных систем, сетей и телекоммуникаций обеспечивается преобразователями (цифровыми автоматами) двух видов: комбинационными схемами и схемами с памятью.

Схемы с памятью. Наличие памяти в схеме позволяет запоминать промежуточные состояния обработки и учитывать их значения в дальнейших преобразованиях. В качестве простейших запоминающих элементов, способных хранить 0 или 1 в электронных схемах вычислительных систем, сетей и телекоммуникаций, используются триггеры.

Триггер имеет вход R (Reset – сброс) для установки элемента в «нулевое» состояние и вход S (Set – установка) для установки элемента в «единичное» состояние. При отсутствии сигналов R=S=0 элемент должен сохранять свое состояние до тех пор, пока не будут получены новые сигналы на входе R или S.

Условия работы триггера (таблица 11.1) могут быть показаны в виде таблицы переходов триггера из состояния t в состояние t+1.

Таблица 11.1 – Таблица переходов RS-триггера

	Входы						Состояния триггера					Режимы триггера
	R			S			qt			qt+1
						0			0
	0			0								Хранение
							1			1
	0			1			0			1		Установка 1
							1			1
1			0			0			0			Установка 0
						1			0
1			1						Запрещѐнное состояние

Содержание таблицы расшифровывается следующим образом. Элемент памяти (триггер) может сохранять значение qt=0 или qt=1 в зависимости от ранее установленного состояния qt. При отсутствии входных сигналов на

277

входах R и S (R=0 и S=0) значения qt+1 в первой строке таблицы в точности повторяют значения qt, это режим хранения. Если на вход S поступает сигнал установки «единицы» (S=l), то qt+1=1 независимо от своего состояния qt. При поступлении сигнала R=l (сигнала установки «нуля») элемент независимо от своего состояния qt принимает значение, равное нулю, qt+1=0. Одновременное поступление сигналов на входы R и S (R=1 и S=1) является запрещенной ситуацией. Логическая зависимость, описывающая работу триггера в соответствии с таблицей переходов, имеет вид:

qt 1	R	t	S	t qt	R	t St	q	t	R	t St qt ,	(11.1)

где: qt+1 – состояния триггера, принимающего

значение 1 (

в

таблице

выделены тѐмной заливкой

);

– конъюнкции из

комбинаций

входных

Rt S t qt ; Rt St qt ; Rt St qt

переменных Rt, St и состояния триггера qt, обеспечивающие состояния

триггера qt+1=1 (в таблице выделены светлой заливкой).

Применяя к полученной логической функции (11.1) закон склеивания, будем иметь:

qt 1		t St		t qt .	(11.2)
	R		R

По таблице 11.1 может быть построена диаграмма Вейча (таблица 11.2). В этой таблице заливкой отмечены запрещенные комбинации входных сигналов R=S=1. Эти комбинации могут быть использованы для упрощения логических зависимостей.

Таблица 11.2 – Диаграмма Вейча для таблицы переходов RS-триггера

	q	R		R
		R S q	R S q	R S q
	q	R S q	R S q
		S
	S			S

Уравнение (11.2), описывающее работу элемента памяти, получено путем эквивалентных преобразований. Добавление в него запрещѐнных комбинаций, помеченных заливкой в диаграмме Вейча, с учѐтом склеивания

Rt St qt Rt St qt Rt St ,

позволяет еще больше упростить уравнение триггера:

qt 1 Rt St Rt qt Rt St St (Rt Rt ) Rt qt St Rt qt .

Для реализации полученной зависимости в базисе И-НЕ применим правило де Моргана и получим функцию

qt 1 St Rt qt S t Rt qt .

По данной зависимости можно построить схему асинхронного RSтриггера (рисунок 11.1), применяемого в блоках управления вычислительных систем, сетей и телекоммуникаций. Дополнение этого триггера

278

комбинационными схемами синхронизации на входе и выходе позволяет получить триггеры с более сложной логикой работы – синхронные RSтриггеры, Т-триггеры и целый ряд комбинированных триггеров.

Rt	&	qt 1
qt					S	t
			T	q
		S			R	t
		R		q	q	t
S t	&	qt+1			q
						t
	а		б			в

Рисунок 11.1 – Схема асинхронного RS-триггера: а – схема; 6 – обозначение на принципиальных электрических схемах; в – временная диаграмма

На рисунке 11.2 показана схема синхронного однотактного RS-триггера (а) и его условное обозначение на принципиальных электрических схемах (б). Появился новый вход с – вход синхронизирующих тактовых импульсов.

S	&	&	q
				S T	q
c				c
R	&	&		R
		а		б

Рисунок 11.2 – Схема и обозначение синхронного однотактного RS-триггера

На рисунке 11.3 приведена схема Т-триггера (триггера со счетным входом). При значении Хt=0 триггер сохраняет свое ранее установленное состояние, при Хt=1 триггер переходит в противоположное состояние. Таблица переходов (таблица 11.3) и диаграмма работы (рисунок 11.3, в) отражают динамику работы этого элемента.

					С	t
	S TT	q	T TT	q Т
	T C					t
		q		q	q
	R		C			t
					q
						t
	а		б			в

Рисунок 11.3 – Схема триггера со счетным входом: а – функциональная схема; б – условное обозначение; в – временная диаграмма

279