литература / Пухальский Проектирование микропроцессорных систем 2001

120	Глава 1. Микропроцессоры 8080 и 8085

М48Г02, Л/48П2

М48Г08, Л/48718

М48Г35, M48Z35

A/48Z02, A/48Z12

M48Z09, Л/48219

A/48Z30, V/48Z30K

2К х 8

8К х 8

32К х 8

u

n —

T3“

A lL 1

24

Vcc

w r [

28

-1 Vcc

A14[ 1

28

3 Vcc

Аб[ 2

23 ] A8

a \ i Z 2

27

3W

A12C 2

27

1 W

А5[ 3

22 ] A9

A?C 3

26

lE 2

A7C 3

26

] A13

а а \_ 4

21 ] F

Аб[ 4

25

]A 8

Аб[ 4

25

] A8

а з С 5

20

iG

A5C 5

24 ] A9

A5C 5

24

] A9

А2[ 6

19 3 AIO

A4[ 6

23

3 A l l

A4C 6

23

]

A l l

А1[ 7

18 1 1

А 3[ 7

22

3 g

АЗС 7

22

H e

А0[ 8

17 I d q i

A2[ 8

21

3 AIO

A2C 8

21

]

AIO

DQoC 9

16 3 d Q6

AlC 9

20

1 T \

AlC 9

20

1 1

DQlC 10

15

3 d Q5

AoC 10

19

I d q i

AOC 10

19

I d q i

D Q 2 l 11

14 3 d q 4

DQO С 11

18

3DQ6

DQOl 11

18

3d Q6

Vss С 12

13

3 d Q3

DQ 1С 12

17

3 d Q5

DQI С 12

17

]DQ5

D Q2C 13

16

JDQ4

DQ2C 13

16

3d Q4

VssC 14

15

1DQ3

VssC 14

15 p D Q 3

A/48Z08, A/48Z18: 1, 26 — ,VC, 20 — £

A/48Z128

Л/48Г58

Л/487'59

A/48Z128}'

8К х 8

8К х 8

128К х 8

--- t j

28 l v cc

LJ

28 3 Vcc

Nc[_ 1

О

F l i I

r s t I 1

32

] Vcc

A 12C 2

27 3 w

A12 С 2

21 l w

А 1бС 2

31

3 A15

A7C 3

26

1E2

A7

С 3

26 I I r q if t

A14C 3

30

I n c

Аб[ 4

25

] A8

A6

[ 4

25

]

a 8

A12[ 4

29

] F

A5C 5

24

3 A9

A5

С 5

24 3 A9

A7 C 5

28

3 A13

A4C 6

23

3 A ll

A4

С 6

23

3 A ll

АбС 6

27

3 A8

АЗ С 7

22 3G

АЗ

С 7

22

3g

A5C 7

26

3 A9

A2[ 8

21 ] AIO

А2

В 8

21 ] AIO

A4[ 8

25

] AH

AlC 9

20 3E\

А 1

С 9

20 I E

A3C 9

24

3c

A O C 10

19 I d q i

АО С 10

19 I d q i

A2C 10

23

3 AIO

d q o C I \

18 3DQ6

DQOC 11

18 iDQb

AlC H

22

3E

DQI С 12

17

3DQ5

DQI С 12

17

3DQ5

AOC 12

21

I d q i

DQ2C 13

16 3DQ4

DQ2[ 13

16 3 d Q4

DQOC 13

20

3DQ6

VssCj 14

15 3 d q 3

Vss

С 14

15 3DQ3

DQI С 14

19

3 d Q5

M48Z58:

A/48Z59:

DQ2C 15

18

3 d Q4

VssС 16

17

3 d q 3

1, 2 6 - - NC

26 — Е2

2 0 - - E

20 — Е\

Л/48Г558 Л/48Г559

8К х 8			8 К х 8
f t \_ 1	U		« s f [ 1	tn—
	28	D Vcc		28	3 Vcc
NCZ 2	27	l w	VVD/C 2	27	l w
N C l 3	26	3 w c	R s n m С 3	26	]	IRQ
w c [ 4	25	]/VC	R S T I N ll 4	25	]	n c
n c Z 5	24	I n c	NCZ 5	24	]/VC
wcC 6	23	3 a s T	NCZ 6	23	] a s T
NC С 7	22	3/ISO	wcC 7	22	3/4 SO
N C l 8	21 l R		-vcC 8	21	3 R
NcZ 9	20	I E	yvcC 9	20	1 E
NCZ 10	19	I a d i	/vcC 10	19	I a d i
ADOC 11	18	]AD6	ADOС 11	18	3AD6
ADI С 12	17	3AD5	ADlC 12	17	3AD5
AD2C 13	16	3AD4	AD2C 13	16	3AD4
VssС 14	15	] а о з	VssС 14	15	За о з

V/48Z512

M48Z512K А/48736

512 К х 8

	XT ■“
A18[ 1	32	3 Vcc
A16С 2	31	3 A15
A14C 3	30	3 A17
A 12 [ 4	29	] F
A7C 5	28	3 A13
АбС 6	27	3 A8
A5C 7	26	3 A9
A4[ 8	25	] A ll
АЗ С 9	24	3g
A2C 10	23	За 10
AlC 11	22 I E
AOC 12	21	I d q i
DQOС 13	20	3DQ6
DQI С 14	19	3 d Q5
DQ2C 15	18 3DQ4
VssС 16	17	3 d q 3

32К х 8

A I4 [ 1	a —
	44 D Vcc
A12C 2	43 3 Vcca
A7L 3	42	l w
А б [ 4	41	]A13
/ v c C 5	40	3 A8
NCZ 6	39	3NC
A5C 7	38	I n c
A4[ 8	37	] A9
АзС 9	36	3 All
i r q / f t Z 10	35	3G
11	34	3/vc
WDlZ 12	33	3/vc
A2C 13	32	3 A10
AlC 14	31	I E
AoC 15	30	I d q i
wcC 16	29	3w e
/veC 17	28	Зл'с
d q o Z 18	27	I n c
d q iC 19	26	3DQ6
DQ2[ 20	25	] d Q5
VssgC 21	24 3DQ4
VssС 22	23 3DQ3

Рис. 1.49. SRAM фирмы SGS-Thomson Microelectronics

1.10.	Статические запоминающие устройства		121
I-----------	II---------------------------------------------	\

Усс

vss

Рис. 1.50. Структурная схема SRAM M487D2/M487’12

Таблица 1.26. Режимы работы SRAM М48Г02/М48Г12

Режим	Vcc
Хранение	От 4,75 до 5,5 В
Запись	для M487U2
Чтение	От 4,5 до 5,5 В
Чтение	для М 48П 2
Хранение	От Vso до VPFD
Хранение	^ so

Е	G	W
1	X	X
о	X	о
о	о
0	1	1
X	X	X
X	X	X

DQm Состояние

Z-состояние Пассивное Входы Активное Выходы Активное

Z-состояние Активное

Z-состояние CMOS-пассивное

Z-состояние Батарейное питание

П р и м е ч а н и е : VPlr) — Power-fail Deselect Voltage (напряжение отключения кристалла при повреждении питания); Vso = 3 В — Battery Back-up Switchover Voltage (напряжение переключения на батарейное питание).

По расположению выводов и их функциональному назначению эти БИС выполнены в со­ ответствии со стандартом JEDEC (Joint Electron Device Engineering Council — Объединенный Совет по электронным приборам), как и БИС ROM, PROM, EPROM и EEPROM других зару­ бежных фирм. В табл. 1.26 показаны режимы работы SRAM M487D2AW487D12 (напряжения защиты записи: 4,5 В < VPFD < 4,75 В для М487Ю2 и 4,2 В < VPFD< 4,5 В для Л/48П2).

Поскольку SRAM типа Т (Timer) и Z (Zero) предназначены для применения с батарейным питанием, то для уменьшения мощности потребления от источника питания они спроектирова­ ны с большими значениями длительностей циклов записи и чтения (рис. 1.51 и 1.52), чем опи­ санные выше БИС SRAM, предназначенные для использования только в качестве статических оперативных запоминающих устройств (см. рис. 1.47 и 1.48).

Встроенный в корпус кварцевый резонатор на 32,768 кГц обеспечивает стабильную часто­ ту тактового сигнала счетчиков часов (Oscillator and Clock Chain — см. рис. 1.50), выдающих год (Year), месяц (Month), день (Day), дату (Date), часы (Hours), минуты (Minutes) и секунды

(Seconds) в двоично-десятичном коде (табл. 1.27). Корректировка числа дней в месяце 28, 29 (високосного года), 30 и 31 производится автоматически. Точность хода часов составляет ±1 мин/месяц при температуре 25 °С. Для приложений высокой точности предусмотрено про­ граммное управление калибровкой часов (рис. 1.53). Данные переписываются из счетчиков часов в 8-байтовую двухпортовую область SRAM ( 8 x 8 BiPort SRAM Array) один раз в секунду. Чтение данных из этой области памяти производится так же, как и чтение остальных данных.

122		Глава 1. Микропроцессоры 8080 и 8085
			• 120
	Лт-П			Л Г
		• 90		_У\_
		• 75	-10	-н
		N	j	: .
		__ \
		- 0 - >
	W	N
		и-40
	^7 -0		DATA INPUT
			■35 •

* Максимальные значения в не (остальные - минимальные значения)

Рис. 1.51. Временные диаграммы режима записи

SRAM М48ТО2/М48Т12-120 (G = 0)

	• t г*у —120 •
^10-0	“\ Г
• 1 2 0 * -
• 1 2 0 * -	-30*-
Bl
• 75*-	-30*
007-0-----------------------------------	\ \________ УА1Ю_______

* Максимальные значения в не (остальные - минимальные значения)

Рис. 1.52. Временные диаграммы режима чтения

SRAM М487Т)2/М48П2-120 (W = 1)

Таблица 1.27. Адресация регистров часов SRAMМ48Т02/М48Т12

Адрес				Данные			Функция	Значение
	о 7	D6	Ds	d 4	D з	D2 D t	D0
l¥ ¥ h		10 Year				Year	Year	00 --99
7FEh	0	0	0	10 M		Month	Month	01 -- 12
7FD h	0	0	10 Date			Date	Dale	01 --31
7FCh	0	FT	0	0	0	Day	Day	01 --07
7FB h	KS	0	10 Hours			Hours	Hours	00 --23
7FA/z	0	10 Minutes				Minutes	Minutes	00 --59
l¥ 9h	ST	10 Seconds				Seconds	Seconds	00 --59
7F8/2	w	R	S		Calibration		Control	—

П р и м е ч а н и е : FT (frequency test) — тестирование частоты (0 — для нормальной работы часов), KS (kick-start) — запуск часов, ST (stop) — останов часов, W (write) — запись, R (read) — чтение, S (sign) — знак калибровки Calibration, 0 — разряд следует установить в 0.

1.11. Обнаружение и исправление ошибок в оперативных запоминающих устройствах 123

Нормальный ход часов .

			Знак
	Ускорение	ЛЯ	калибровки:
			S' =1
	хода часов .
	Замедление
	хода часов .
		Рис. 1.53. Калибровка часов

Байт, расположенный по адресу 7F8/;, используется как регистр управления часами. Этот байт предназначен для управления доступом к информации часов и хранения установки калиб­ ровки часов. Установка значений полей S (знак калибровки 0 или 1) и Calibration (0 -*■31) по­ зволяют замедлить (S = 0) или ускорить (5 = 1 ) ход часов.

Точность хода часов без калибровки составляет ±1 мин/месяц при температуре окружаю­ щей среды 25 °С. Изменение значения поля калибровки Calibration на ±1 изменяет скорость хода часов на +10,7 с/месяц и -5,35 с/месяц. Диапазон изменения скорости хода часов состав­ ляет +5,5 + -2,75 минуты в месяц.

1.11. Обнаружение и исправление ошибок в оперативных запоминающих устройствах

Если при тестировании операций записи и чтения данных из оперативного запоминающе­ го устройства (ОЗУ) получаются неверные данные, то такое ОЗУ должно быть заменено на исправное. Однако ошибки в работе ОЗУ могут быть вызваны и редкими случайными помеха­ ми, хотя тестирование ОЗУ проходит успешно. В МП-системах, имеющих особо важное назна­ чение, используются аппаратные средства обнаружения и исправления ошибок, возможно и ни разу не возникающих в одном сеансе их работы.

Принцип обнаружения однократных ошибок. В системах связи наиболее вероятной ошибкой передачи и-разрядных данных являются искажения одного их разряда (однократная ошибка). Для обнаружения таких ошибок используются 9-разрядные ИС контроля четно­ сти/нечетности — Parity Generators/Checker (рис. 1.54; NC — No Connection — контакт не ис­ пользуется). Основные параметры этих ИС приведены в табл. 1.28.

Принципиальная схема ИС ‘280 изображена на рис. 1.55 — реализуются прямая РО и ин­ версная РЕ функции по модулю два от всех девяти входных сигналов 1Р (р = 0, 1, ..., 8).

S/V74AS280, SiV74F280B				г	S/V74ACni286
SN 74A LS280,1533ИП5				i	S7V744S286			I
		L_J			/б П i	LJ	H Vcc	12
/ б Г		14	D Vcc	л		14
/7 С	2	13	П/5	/ 0	1111 2	13	3/5	/3
w c C	3	12	D/4	PRT	xM irZ 3	12	3/4	14
/ 8 С	4	11	D o	GND	/8 С 4	11	3/3	Vcc
p e L 5		10	I n	ERR	e r r L 5	10	3/2	15
p o L 6		9 □ a		XM1T	prtC 6	9	I n	16
c n d L 7		8	: / o	/ 8	g n d L 7	8	D /0	11

Рис. 1.54. Схемы контроля четности/нечетности

	124		Глава 1. Микропроцессоры 8080 и 8085
		Таблица 1.28. П араметры ИС контроля четности/нечетности
	ИС	I c c typI	/ СС max,	V o H min ИоН-,	V о н typ Н о н ,	Vol typ П о и	VOL max H o t ,	tpmin,	tp typ> tpпит
		мА	мА	В/мА	В/мА	В/мА	В/мА	НС	НС	НС
	'ALS280	10	16	2,4/-2,6	3,3/—2,6	0,35/24	0,5/24	3	—	20
	‘AS280	25	35	{Vc c -2 )1 -2		0,35/20	0,5/20	3	—	12
	'F2%0B	26	35	2,5/—1	3.4/-1	0,3/20	0,5/20	2,7	—	11
	‘AS286	35	50	2,4/-15	—	0,35/20	0,5/20	3	—	16
	‘АС П 1286	—	0,008	3,94/-24	—	—	0,36/24	3,6	7,3	10,8

Все ИС типа ‘280 описываются функциями:

pE = j?il,=Ts®j?jip и po = j£ip=is®j?ip,

р =О р =0 /7=0 />=о

где 1Р— входные сигналы (р = 0, 1, ..., 8), РЕ (Parity Even) — четный паритет (выходной сиг­ нал) и РО (Parity Odd) — нечетный паритет (выходной сигнал), причем РО = РЕ, Е — опера­ ция сумма по модулю два.

1.11. Обнаружение и исправление ошибок в оперативных запоминающих устройствах 125

В передатчиках 8-разрядных данных (рис. 1.56) ИС ‘280 используются в качестве генера­ тора паритета (Parity Generators), формирующего проверочный разряд РЕ (или РО). С помо­ щ ью сигнала /8 (или любого другого) задается контроль четности (следует задать /s = 1) или нечетности (/8 = 0). Например, если входной сигнал 1ц = 0, то выходной сигнал РЕ = 1 только при четном числе информационных сигналов /7__0, равных единице, т. е. по линии связи пере­ даются 9-разрядные коды

РЕ iD7D6D5D4D3D2D ,Du,

содержащие нечетное число единиц. В приемниках 8-разрядных данных ИС ‘280 используются в качестве устройств проверки паритета (Parity Checker) — на вход 7S подается проверочный разряд РЕ (или РО), сформированный генератором паритета передатчика, а на выходах РЕ и РО приемника генерируются сигналы ошибки.

Канал передачи данных с контролем нечетности,		приведенный на рис. 1.56, описывается
функциями
7	____	7

РЕ\ = S D / j > PE2 = P E ,i ® Y d D ’p .

р=0

р-0

Воздействующие на передаваемые коды помехи могут исказить некоторые разряды — на выходе линии связи будет получен код P.E'j'D^DgDjD'jDjDjDj'Do, отличающийся от переда­ ваемого кода. Если при передаче кода ошибки отсутствуют, то сигнал ошибки

____	7	7	7
РЕ2 = РЕ' 1 ® ^ D ' p =			D p © Dp = 0 — нечетный паритет (ошибки нет).
	р=0	р=0	/;~0

Если в линии связи произойдет искажение нечетного числа разрядов, то в приемнике бу­ дет получено значение сигнала РЕ2 = 1 — четный паритет (ошибка в передаче данных). Иска­ жение четного числа разрядов не обнаруживается, поэтому считается, что устройства контроля четности/нечетности используются для обнаружения однократных ошибок. Но и появление ошибки в одном разряде данных наиболее вероятно.

Из девятиразрядных ИС ‘280 легко построить

г

1 0 — 0 М2

ности — на рис.

1.57 представлена 81-разрядная схема

2

РП

г

М 2

контроля четности/нечетности.

—

0

—

3

1

РО

_

4

2

Линия СБЖЗИ

—

5

3

6

РЕ

4

D \7 - 0

—■

7

5

РЕ РЕ

=>

/ s —

8

б

г

7

0 М2

Т

I

М2

М 2

8

0

К

РЕ\

0

РО : \- O d d

1

РЕ

Помеха

1

РЕ0

—

2

РО

РО :

0 —Even

—/

*

РЕ

РЕ •-

Even

РО

РО

_ _

3

РЕ ■-

Odd

7

7

—14

Л

/8

РЕ\

— 1 5

От Других 7 ИС ( /80- 18>

18

—

6

РЕ

Parity Generator

Parity Checker

—

7

Передатчик

Приемник

* 1 7 -

8

Рис. 1.56. Канал передачи данных с контролем

Рис. 1.57. Каскадирование ИС ‘280

нечетности

126	Глава 1. Микропроцессоры 8080 и 8085

ОЗУ с обнаружением однократных ошибок. Ошибки в работе ОЗУ происходят не в ли­ ниях связи, а при записи и чтении данных, например, из-за импульсных помех источника пита­ ния. Для построения ОЗУ с обнаружением однократных ошибок необходимо в каждую ячейку памяти добавить один разряд для записи и чтения проверочного разряда (разряда паритета). Следовательно такое ОЗУ можно построить на основе БИС SRAM МГ5С2889 (32 К х 9 бит) или М Т5С1189 (128 К х 9 бит; см. рис. 1.45). Так как шина данных у ОЗУ двунаправленная, то и ИС контроля четности/нечетности должна иметь двунаправленный проверочный разряд паритета.

Специально для этих целей выпускаются ИС SN1AAS2%6 и 5Л74ЛС7Т1286 — 9-bit Parity>

Generators/Checker with Bus Driver Parity I/O Port (см. рис. 1.54).

Принципиальная схема ИС ‘286 изображена на рис. 1.58, а:

XMIT (Transmit Control) — входной сигнал управления направлением передачи провероч­ ного разряда PRT,

PRT (Parity I/O) — двунаправленный проверочный разряд (PRT — выход при XMIT - 0 и

PRT — вход при XMIT = 1),

ERR (Parity Error) — выходной сигнал ошибки паритета.

Данная ИС описывается функциями:

_ ~ 8	__________	________ ____ —	8
PRT = a = Y , I р	при XMIT = 0,	ERR = fi-XMIT = ( P R T ® ^ I p ) - Ш ! Т ,
р =о			р =о

где PRT — выходной и входной сигнал. При значении сигнала XMIT = О ИС ‘280 выполняют функцию генератора паритета, формирующего проверочный разряд PRT, а при значении XMIT = 1 — функцию устройства проверки паритета, генерирующего сигнал ошибки

_______

8

ERR = PRT © ^ Iр ,

р=о

где PRT — входной сигнал. В табл. 1.29 приведено наглядное описание этих функций.

Рис. 1.58. ИС контроля четности/нечетности ‘286

1.11. Обнаружение и исправление ошибок в оперативных запоминающих устройствах 127

Таблица 1.29. Описание работы ИС ‘286

	Число единиц на входах /,,	XMIT		PRT	ERR	Примечание
	Четное (а = 0)	0	1	(выход)	1	Передача (нет ошибки)
	Нечетное (а = 1)	0	0 (выход)		1	Передача (нет ошибки)
	Четное (а = 0)	1	1	(вход)	1	Прием (нет ошибки)
		1	0 (вход)		0	Прием (есть ошибка)
	Нечетное (сх = 1)	1	1	(вход)	0	Прием (есть ошибка)
		1	0 (вход)		1	Прием (нет ошибки)

На рис. 1.58, б показана структурная схема ОЗУ	с обнаружением однократных ошибок.
При записи данных в ОЗУ значения сигналов XMIT =	WR = О, RD = 1, ERR = 1 (неактивный

уровень сигнала ошибки) и ИС ‘286 генерирует проверочный разряд

~7

PRT

Р=о

являющийся ее выходным сигналом. Значение проверочного разряда PRT вместе с данными D7-(j записывается в ОЗУ. При чтении данных из ОЗУ значения сигналов XMIT = WR = 1, й) = 0 и разряд PRT' поступает из ОЗУ (возможно искаженный), а сигнал ошибки паритета

_____

7

ERR = PRT'@ Y j D 'p ■

Р=о

При отсутствии ошибок

~7 _____ ” 7 7

			PRT' = PRT = Y ^ D P и		ERR = Y u D p ® Y u D p = 1 -
				р = 0	р =0	р -о
	На рис.	1.59 показана струк­
турная схема МП-системы с об­
наружением		однократных		оши­
бок в ОЗУ. При отсутствии оши-
^бок	сигнал	запроса	прерывания
1R= 1. При однократной ошибке
сигнал ERR = 0 и запрос				преры­
вания 1R =		0. Так как ошибки в
работе ОЗУ имеют катастрофиче­
ские последствия, то			нормальная
работа МП-системы должна быть
приостановлена. Поэтому				сигнал
ошибки используется			для	вызова
подпрограммы обработки				преры­
вания (находящейся в постоян­
ном	запоминающем		устройстве)
по	входу	запроса	прерывания
TRAP, реагирующего на положи­
тельный фронт сигнала IR с по­
следующим удержанием его вы­
сокого уровня.				Рис. 1.59. ОЗУ с обнаружением однократных ошибок

1 2 8	Глава 1. Микропроцессоры 8080 и 8085
	SN14AS2&6			SN74AZ2Z6
	М2	ERR 1			М2
					ERR2
		ERR	*23-16 '		ERRQ-
PRTX-	ХМГГ	PRT □	PRT 3 -	'ХМГГ	PRT □
	М2	ERR 2			М2
					ERRA
		ERR О-			ERR 6-
	ХМГГ	PRT		ХМГГ	PRT
PRT2 ■	____L_		PRT4 •	_1_	3
					ERR
Even / Odd
т г г —
		Byte 2	Byte 1		Byte 4 Byte 3

Рис. 1.60. Каскадирование ИС ‘286

В МП-системах с 16-разрядной и 32-разрядной шинами данных также можно использо­ вать ИС ‘286 для обнаружения однократных ошибок. В таких МП-системах производится неза­ висимый контроль паритета каждого байта данных. На рис. 1.60 показана схема для побайтно­ го контроля паритета в 32-разрядных МП-системах, генерирующая сигнал ошибки паритета ERR = ERR 1 v ER R2v ERR3 vERR4. Этот сигнал следует использовать для формирования сиг­ нала запроса прерывания IR.

Обнаружение и исправление ош ибок в ОЗУ. Некоторые линейные коды, называемые кодами Хэмминга [9], позволяют обнаруживать двукратные и исправлять однократные ошибки в каналах передачи данных. В кодах Хэмминга используется не один, а несколько проверочных разрядов, представляющих собой некоторые функции по модулю два от информационных раз­ рядов. Для обнаружения двукратных и исправления однократных ошибок в ОЗУ фирмой Texas Instruments на основе модифицированных кодов Хэмминга были разработаны устройства обна­ ружения и исправления ошибок (E D A C — Parallel Error Detection and Correction Circuits), ко­ торые могут использоваться в МП-системах с 8-, 16- и 32-разрядными шинами данных

(рис. 1.61):

SN14LS636 — 8-разрядный EDAC с Z-состоянием шин данных и 5-разрядного провероч­ ного слова;

SN14LS631 •— 8-разрядный EDAC с открытым коллекторным выходом шин данных и 5-разрядного проверочного слова;

SN14LS630 (555ВЖ1) — 16-разрядный EDAC с Z-состоянием шин данных и 6-разрядного проверочного слова без побайтного управления записью данных;

SN14LS631 — 16-разрядный EDAC с открытым коллекторным выходом шин данных и 6-разрядного проверочного слова без побайтного управления записью данных;

SN14ALS616 — 16-разрядный EDAC с Z-состоянием шин данных и 6-разрядного прове­ рочного слова с побайтным управлением записью данных;

SN14ALS611 — 16-разрядный EDAC с открытым коллекторным выходом шин данных и 6-разрядного проверочного слова с побайтным управлением записью данных;

1.11. Обнаружение и исправление ошибок в оперативных запоминающих устройствах 129

LS636, LS637

■a
defI i	20 -I Vcc
dboL 2	19 1SEF
DfilC 3	18 Is,
DB2[ 4	17 lSo
ш з [ 5	16 ] cbo
Ш 4[ 6	15 ] c b i
DB5C 7	14 lC B2
Шб[ 8	13 И с в з
Ш 7[ 9	12 ] n c
gndL 10	11 ]CB4
74LS630, 74LS631
u	28
d efI 1		]Vcc
dboL 2	27	]SEF
DBll 3	26	Is ,
DB2l 4	25	И So
ш з [ 5	24	П с в о
Ш4[ 6	23	] c s i
DBSl 7	22	]CB2
ОВб[ 8	21	] с в з
DBll 9	20	lC B 4
DBil 10	19	I c b s
ОВ9[ 11	18	iD B 15
DB10[ 12	17	]DB 14
DB11[ 13	16	]DB13
gndL 14	15	iD B 12

ALS616, ALS617 AS634, ALS634A, ALS63S AS632,ALS632B,ALS633

	l	T3“		m e r r L l		и
LE D B dl		40	Vcc			48 3 Vcc
m e r r L 2		39	Is,	Er r I 2		47 ] s ,
Er r I 3		38	3So	DfloH 3		46	] s „
N C l	4	37	I n c	D B ll 4		45	]DB31
w c [	5	36	I n c	DB2l 5		44	]DB30
/ / c [	6	35	I n c	D B3l	6	43	]DB29
g n d L 7		34	I g n d	D B4l	7	42 ]DB28
N C l 8		33	I d b 15	DB5[ 8		41 ~\DB21
DB0[ 9		32	]DB14	o e d b I	9	40	]DB26
D B l[ 10		31 I oEb ,		D B6l 10		39	]DB25
OEBai 11		30	I d b 13	D B ll 11		38	]DB24
D B2l 12		29 1 d b \2		g n d 'l 12		37 I g n d
DB3[	13	28	] d b ii	D BSI 13		36	]DB23
m [	14	27	I dbi o	D B9l 14		35	]DB22
D B 5l	15	26	1DB9	DB 10[ 15		34	]DB21
DB6[	16	25	]DB8	D B ll С 16		33	]DB20
DBlZ	17	24	] cbo	D fil2[	17	32	]Ш 1 9
C B5l 18		23	] c b i	DB13[ 18		31	]DB18
CB4[	19	22	]CB2	DB 14[ 19		30	]DB17
OECBl 20		21	] с в з	DB15[	20	29	]DB16
				СВбС	21	28	] cbo
				CB5[	22	27	] c s i
				CB4[	23	26	]CB2
				o e c b L 24		25	] с в з

NC — No Connection — нет сое;шненшI

u

l e d b o L 1		52 K c
m e r r L	2	51	] s ,
Er r I	3	50	] s „
d b o [	4	49 ]DB31
D B l[ 5		48 ]DB30
DB2[	6	47 ]DB29
DB3[	7	46 ]DB28
DB4[ 8		45 ]DB27
DB5[ 9		44 ]DB26
ОЁВоС 10		43	1 o Eb 2
D B6l	11	42	]DB25
D B ll	12	41	]DB24
g n d \_ 13		40 ~\g n d
DB%1 14		39	]DB23
DB9[ 15		38	]DB22
0£B,C 16		37	lO E B j
DBIOC 17		36	]DB21
DBIlH 18		35	]DB20
DB12[ 19		34	]DB19
DB13[	20	33	]DB18
DB14C	21	32	]DB17
DB15[	22	31	]DB16
CB6[	23	30	] cbo
CB5[	24	29	] c b i
CB4[	25	28	]CB2
OECBl	26	27	]CB3

Рис. 1.61. ИС для обнаружения и исправления ошибок (EDAC)

SN74ALS632B, SN14AS632 — 32-разрядный EDAC с Z-состоянием шины данных и 7-разрядного проверочного слова с побайтным управлением записью данных;

SN74ALS633 — 32-разрядный EDAC с открытым коллекторным выходом шины данных и 7-разрядного проверочного слова с побайтным управлением записью данных;

SN74ALS634A, SN74AS634 — 32-разрядный EDAC с Z-состоянием шины данных и 7-разрядного проверочного слова без побайтного управления записью данных;

SN14ALS635 — 32-разрядный EDAC с открытым коллекторным выходом шины данных и 7-разрядного проверочного слова без побайтного управления записью данных.

Основные параметры этих ИС приведены в табл. 1.30 (время распространения сигналов tp приведено только от входов данных DBj до выходов проверочных разрядов CBj). Устройства обнаружения и исправления ошибок EDAC с побайтным управлением записью данных ‘636/‘637 можно использовать в МП-системах с 8-разрядной шиной данных (МП 8080 и 8085), ‘616/‘617 — с 16-разрядной шиной данных (МП 8086, 80186 и 80286) и ‘632/‘633 — с 32-разрядной шиной данных (МП 80386 и 80486).

Структурная схема EDAC ‘636 показана на рис. 1.62 (EDAC ‘630 описывается такой же структурной схемой, но разрядность шин данных и проверочного слова другие — 16 и 6 бит):

DB-,_о (Data Bite) — разряды шины данных МП; СВ4_о (Check Bite) — разряды проверочного слова;

Su So — сигналы управления внутренними операциями EDAC (табл. 1.31);

SEF (Single-bit Errors Flag) — флаг обнаружения и исправления однократных ошибок; DEF (Dual-bit Errors Flag) — флаг обнаружения двукратных ошибок.

9 Г. И. Пухальский