- •Введение
- •1 Анализ технического задания
- •2.3 Упрощенная структурная схема
- •3.2 Постоянное запоминающее устройство к556рт6
- •4.2 Выбор последовательного интерфейса
- •4.3 Выбор программируемого параллельного интерфейса
- •4.4 Выбор контролера прерываний
- •4.5 Выбор контроллера прямого доступа к памяти
- •4.6 Выбор программируемого таймера
- •4.7 Выбор ацп
- •4.8 Выбор цап
- •4.9 Уточненная структурная схема мпс
- •5 Разработка алгоритма работы микропроцессорной
- •6 Реализация работы мпс
- •Заключение
- •Список использованных источников
2.3 Упрощенная структурная схема
В рассматриваемой цифровой системе, как правило, информация передается от одного узла вычислительной системы к другому в виде двоичных сигналов. Если информация передается из одного блока в другой по одной линии путем представления логических уравнений в виде последовательных рядов, то под таким видом подразумевается последовательную передачу информации. Достоинством такого способа является минимизация числа видов связи, но для передачи слова из n бит требуется n тактов синхронизации. При параллельном способе передачи информации каждый из n бит посылается по отдельной линии, а сами линии упорядочиваются. Под шиной, в этом случае подразумевается совокупность линий, по которым передается информация. Информация передается по шине параллельно битами, а последовательно словами. Каждый элемент данных считывается с шины синхронно с системой синхронизации.
Остановим свой выбор на трехшинной организации конструкции микроЭВМ, представленной на рисунке 9. В такой схеме организации системы различают 3 шины: управления, адресную и данных.
По ШУ передаются служебные управляющие слова (сигналы синхронизации, чтения, запись, запросы на прерывание, подтверждение адреса и др.)
Рисунок 11 - Трехшинная организация конструкции микропроцессорного устройства
По шине адреса происходит передача микропроцессором адреса из ОЗУ в ПЗУ или устройств ввода/вывода, по шине данных - соответственно передача данных.
Раздельная ШД и ША характерны для большинства микроЭВМ. Выделение отдельно шин для всех управляющих сигналов, адресной информации и данных, упрощает организацию обмена информации между отельными компонентами и уменьшает время выполнения команд в микроЭВМ.
3 РАЗРАБОТКА ПОДСИСТЕМЫ ПАМЯТИ
3.1 Оперативное запоминающее устройство К134РУ6
Техника БИС развивается, в первую очередь, по пути повышения степени интеграции цифровых схем с регулярной структурой. Наибольшего успеха в этом направлении достигнуто для БИС с МОП структурами. Различают статические ОЗУ на n-МОП - структурах и к-МОП - структурах. Структура микросхемы статического ОЗУ с одноразрядной организацией представлена на рисунке 10.
Рисунок 12 – Структура микросхемы статического ОЗУ с одноразрядной организацией
Микросхема К134РУ6 представляет собой статическое оперативное запоминающее устройство с произвольной выборкой 1024 *1бит. Содержит 7322 интегральных элементов. Имеет корпус типа 4112.16-2, массу не более 1г. В ней используются ИИЛ-ТТЛ-технологии. Ее особенность заключается в том, что выход построен по схеме с открытым коллектором ОК (рис.11ф).
Рисунок 13 – Инвертор с открытым коллекторным выходом
Наличие такого выхода не позволяет объединять информационные входы и выходы. При соединении нескольких микросхем по выходам можно использовать схему «монтажного ИЛИ» с подключением к точке соединения источника питания через внешний токоограничивающий резистор. Для расчета его сопротивления необходимо учитывать, прежде всего, значение выходного тока в состоянии логического 0, равное 16 мА. При хранении данных потребляемая мощность снижается вдвое. Таблица 5 отображает основные характеристики ОЗУ серии К134.
Таблица 5 - Характеристики ОЗУ серии К134
Серия |
Емкость, бит |
tц , нс |
Uпит, В |
Рпот, Вт |
Выходные уровни |
Технологии |
134 |
1К×1 |
1000 |
5 |
0,6 |
ТТЛ-ОК |
ИИЛ-ТТЛ |
В качестве элемента памяти использован статический триггер на четырех транзисторах, два из которых, VT3 и VT4, являются инжекторами транзисторов VT2 и VT1 соответственно. Двухэмиттерными транзисторами управляют сигналы адресной шины Xi и разрядных шин РШ0, РШ1. При Xi =0 триггер находится в режиме хранения, так как при этом фиксируется состояние плеч триггера. При Xi=1 оба эмиттерных перехода закрываются и состояние триггера зависит от потенциалов разрядных шин: при низком потенциале шин в режиме считывания в одну из них потечет ток, а именно в ту, со стороны которой транзистор открыт.
При записи по шинам в форме парафазного сигнала PШ1 = D, PШ0 = D к плечам триггера подводится информация. Асимметрия в потенциалах шин вызовет переключение триггера в состояние, определяемое потенциалами шин: например, при PШ1= 0, РШ0=1 (запись 0) откроется VT2, через него в шину потечет ток инжектора VT4, а транзистор VT1 закроется. При записи 1 состояния транзисторов изменятся на обратные.
Выходные и входные цепи выполнены на элементах ТТЛ, поскольку низкопороговые функциональные узлы ИИЛ имеют низкую помехоустойчивость и, кроме того, не согласованы по уровням напряжения с элементами других типов логики. Вариант выходного каскада с тремя состояниями, изображенный на рисунке 12, выполнен по схеме ТТЛ сложного инвертора с дополнительными элементами VD1, VD2, VT2, необходимыми для обеспечения третьего состояния выхода.
Рисунок 14 – Инвертор с выходом с тремя состояниями
Управляющий сигнал V зависит от внешних сигналов CS и W/R, воздействуя на вход транзистора VT2, закрывает его при V = 0 или открывает при V=l. В третьем состоянии выход находится при V=l, когда открытый транзистор VT2 шунтирует входы и закрывает транзисторы VT5 и VT3, а значит, и VT4.
Микросхема имеет следующие основные электрические параметры:
– номинальное напряжение питания, В 510%;
– выходное напряжение низкого уровня, В 0,4;
– выходное напряжение высокого уровня, В, не менее 2,4;
– ток потребления, мА, не более 70;
– ток короткого замыкания, мА 1050;
– мощность потребления, мВт, не более 440;
– время выборки разрешения, нс, не более 150;
– время записи информации, нс 390 нс;
– время выборки адреса, нс, не менее 250нс;
– время цикла записи или считывания информации, нс, не менее 500нс.
Условное графическое обозначение К134РУ6 изображено на рисунке 13. Таблица 6 содержит наименование выводов данного ОЗУ.
Рисунок 15 Условное графическое обозначение ОЗУ К134РУ6
Таблица 6 – Назначение выводов ОЗУ К134РУ6
№ вывода |
Обозначение
|
Наименование |
Назначение |
Тип сигнала |
Состояние |
|||||
Англ. |
Рус. |
|||||||||
1 |
2 |
3 |
4 |
5 |
6 |
7 |
||||
1 |
CE (CS) |
РВ |
Разрешение выборки (выбор кристалла) |
Выбор микросхемы; L-уровень сигнала подключает ОЗУ к системной шине |
вход |
0 |
||||
2; 3; 4; 5; 6; 9; 10; 11; 12; 13 |
А (0-13) |
А (0-13) |
Шина адреса |
Передача адреса |
выход |
1,0,в.с. |
||||
7 |
D0 |
Д0 |
Шина данных |
Передача выходных данных |
выход |
1,0,в.с. |
||||
8 |
GND |
ОБЩ |
Сигнал питания |
напряжение питания 0 В |
- |
- |
Продолжение таблицы 6
1 |
2 |
3 |
4 |
5 |
6 |
7 |
14 |
___ __ WR//RD |
ЧТ/ЗП |
Чтение/ запись в память |
Вход сигнала чтения/записи в память |
вход |
0 |
15 |
DI |
АД |
Адресные данные |
Вход адресных данных |
вход |
1 |
16 |
UCC |
UИП |
Сигнал питания |
напряжение питания +5 В |
- |
- |