Глава 5. Встроенные примитивы языка Verilog
Язык Verilog позволяет описать алгоритм функционирования устройства и его конструкцию. Конструкцию устройства (или его частей) можно описать с помощью встроенных примитивов языка. Встроенным примитивом является Verilog-модель логического элемента (ЛЭ). Это, например, логические элементы (или вентили): or, xor, not и др. Встроенные примитивы входят в основном в состав базовых модулей, но могут входить и в субмодули. Проектирование на вентильном уровне может быть очень эффективным с точки зрения оценки конечного результата.
5.1. Описание встроенных примитивов
При описании встроенного примитива задаются: ключевое слово, имя, выходы и входы. При этом используется следующая конструкция:
<ключевое слово> <имя> (<список имен выходов и входов через запятую>); В конструкции применяются ключевые слова:
and - логический элемент И; nand - логический элемент И-НЕ; or - логический элемент ИЛИ;
nor - логический элемент ИЛИ-НЕ;
xor - логический элемент исключающее ИЛИ; xnor - логический элемент исключающее ИЛИ-НЕ; buf - буферный элемент;
not - логический элемент НЕ.
Все элементы, за исключением buf и not, имеют один выход и два и более входов, причем ограничений на количество входов в разумных пределах нет. Элемент buf имеет один вход и несколько выходов.
Имена задаются в соответствии с указанными в главе 1 правилами. В некоторых версиях моделирующих программ имя указывать не обязательно.
В описании портов, как всегда, сначала указываются выходы, затем - входы. Как выходы, так и входы указываются в алфавитном порядке. Векторы указываются только в виде своих элементов в порядке от старшего бита к младшему.
Например:
and la1(out, in1, in2, in3); xor la2(out_xor, in[1], in[0]); not la3(out_la3, data);
Для примитивов с одинаковым ключевым словом допустима следующая конструкция записи:
<ключевое слово> <имя>(<список имен выходов>, <список имен входов>), <имя> (<список имен выходов>, <список имен входов>),…;
Встроенные примитивы применяются с любым типом данных.
Если при моделировании необходимо учесть время задержки ЛЭ, то в конструкцию включается запись #<время задержки в заданных единицах>.
Например:
or #5 myor(out, data[1], data[0]);
PDF created with FinePrint pdfFactory Pro trial version http://www.fineprint.com
|
|
а |
a1 |
a0 |
f |
0 |
0 |
d0 |
0 |
1 |
d1 |
1 |
0 |
d2 |
1 |
1 |
d3 |
|
|
б |
f = a1a 0 d 0 a1a0 d 1 a1a 0 d 2 a1a0 d 3
в
Рис.5.1. Мультиплексор "4 - 1": а - логическая схема; б - таблица истинности; в - алгебраическое выражение для функции выхода
Описание логических вентилей зарезервировано в Verilog и входит в любое средство моделирования.
5.2. Проектирование комбинационных схем на примере мультиплексора "4 - 1"
При проектировании логических устройств Verilog позволяет использовать различные способы их описания.
PDF created with FinePrint pdfFactory Pro trial version http://www.fineprint.com
Рассмотрим описание, основанное на применении встроенных примитивов для схемы мультиплексора "4 - 1" (рис.5.1,а).
Начнем с описания базового модуля:
/* модуль предназначен для вычисления функции выхода мультиплексора "4 - 1" */
module mux 4_1(mux_out, a, d); output mux_out;
input [3:0] d; // 4-битная величина input [1:0] a;
wire [3:0] and_out; wire [1:0] inv_out;
not m_not_0(inv_out[0], a[0]); not m_not_1(inv_out[1], a[1]);
and m_and_0(and_out[0], d[0], inv_out[1], inv_out[0]); and m_and_1(and_out[1], a[0], d[1], inv_out[1]);
and m_and_2(and_out[2], a[1], d[2], inv_out[0]); and m_and_3(and_out[3], a[1], a[0], d[3]);
or m_or(mux_out, and_out); endmodule // mux 4_1
В этом примере информационные и адресные входы, а также внутренние связи объявлены векторами. Применение векторной формы имеет и положительные, и отрицательные стороны: одни записи становятся короче и проще, другие - длиннее.
Тип сигналов для внешних входов и выходов вообще не объявлен. По умолчанию им присваивается тип wire.
Перейдем к построению тестового модуля. Субмодули в данном случае отсутствуют, а базовый модуль является также и головным.
/* тестовый модуль для мультиплексора "4 - 1" */ timescale 1ns/10ps
module mux_tb; wire mux_out; reg [1:0]a; reg [3:0] d;
mux 4_1 nom1(mux_out, a, d,); initial begin
a = 2′b00; d = 4′b0000;
end
initial begin
#10 a = 2′b01; d = 4′b0010;
#10 a = 2′b10; d = 4′b0000;
#10 a = 2′b11; d = 4′b1000;
#10 $finish
end
endmodule // mux_tb
Данный тестовый модуль выполняет также и функцию модуля-оболочки.
В описании модуля использованы преимущества векторной формы представления переменных при задании входных воздействий. Входные воздействия (сигналы) соответствуют таблице истинности функционирования мультиплексора (рис.5.1,б).
PDF created with FinePrint pdfFactory Pro trial version http://www.fineprint.com
Таким образом, получен Verilog-проект для мультиплексора "4 - 1", состоящий из базового и тестового модулей. Если нет ошибок, то функция выхода при заданных входных сигналах в течение четырех тактов (по 10 нс каждый) должна последовательно принимать значения: 0101.
PDF created with FinePrint pdfFactory Pro trial version http://www.fineprint.com