2.2. Реализация узла на основе сдвигающего регистра

Структурная схема варианта приведена выше на рисунке 2. Структурная схема Формирователя представлена на рисунке 6.

Рисунок 6

• РГ – сдвигающий вправо регистр;

• ЛП – логический преобразователь.

Регистр используется в качестве счетчика тактов и формирователя импульсов в моменты прихода тактового сигнала. Роль логического преобразователя выполняет элемент ИЛИ, подключенный к необходимым выходным линиям регистра. Функциональное тестирование работы регистра и сигнал с выхода логического преобразователя представлены на рисунке 7.

Рисунок 7

Узел основан на сдвигающем вправо регистре с 26-ю выходами и информационными входами, поддерживающем циркуляцию единицы.

Функциональная схема узла приведена на рисунке 9.

Рисунок 8

Сначала для корректного функционирования на вход load однократно подается кратковременный сигнал предварительной установки start, в регистр загружается комбинация 1000…0 (26 разрядов), после чего по фронту синхросигнала начинается циркуляция единицы. Логический преобразователь состоит из элемента ИЛИ, на который подаются выходы регистра от нужных нам тактов.

2.3. Выбор оптимальной схемы

Критерием отбора оптимальной схемы является количество затрачиваемых ресурсов и время задержки. Реализуем обе схемы в Quartus II для дальнейшего анализа. Варианты схемы формирователя представлены на рисунках 15 и 16. Подробный синтез в Quartus II подробно рассматривается в пункте 4.

Согласно примерному подсчету на реализацию дешифратора 5 в 24 необходимы как минимум 44 (37 AND, 3 OR, 5 XOR) логических элементов (по данным RTL Viewer). Помимо этого, счетчик содержит еще 10 WYSIWYG элементов, которые судя по маркировке в схеме счетчика являются комбинационными схемами и регистрами. Точное количество логических элементов установить невозможно, однако их реализация должна укладываться в штук 60-70 ЛЭ, что дает общее число в районе 100-110 элементов для первой схемы. Для реализации схемы на сдвигающем регистре с параллельным вводом необходимы 67 AND, 23 OR, 22 D-триггера (~70 AND) - всего 160 логических элементов.

По предварительному подсчету первая схема затрачивает примерно на треть меньше ресурсов, чем вторая.

САПР Quartus II позволяет автоматизировать расчет различных временных характеристик проекта при помощи специального пакета – TimeQuest Timing Analyzer. Были получены временные характеристики для обоих вариантов схем, результаты представлены на рисунках 9, 10. Также приведены результаты анализа рабочих частот схем для первой (рисунки 11, 12) и второй (рисунки 13, 14) схем.

Рисунок 9

Рисунок 10

Как видно из результатов анализа, самое большое время задержки первой схемы сильно превышает аналогичный параметр второй схемы. Помимо этого, количество путей с максимальным временем задержки для первой схемы гораздо больше, чем для второй.

Оптимальной по ряду рассмотренных критериев является вторая схема.

Рисунок 11

Рисунок 12

Рисунок 13

Рисунок 14

Рисунок 15

Рисунок 16