- •Розділ 1 аналіз предметної області та постановка задачі
- •1.1 Загальні відомості про логічні інтегральні схеми
- •1.2 Програмовані логічні інтегральні схеми
- •1.2.1 Класифікація програмованих логічних пристроїв
- •1.3 Spld (Прості pld)
- •1.4 Пристрій cpld
- •1.5. Пристрій fpga
- •1.6 Основи периферійного сканування jtag
- •1.7 Граф машини станів контролера tap (Test Access Port)
1.4 Пристрій cpld
Як показано на рис..1.4, CPLD складається з декількох PLD (в основному, типу GAL), виготовлених на одному кристалі із програмованою матрицею зв'язків між ними й контактами введення - виведення. Крім того, CPLD звичайно містять кілька додаткових особливостей: підтримка JTAG, інтерфейс до інших логічних рівнів (1.8 В, 2.5 В, 5 В, і т.д.).
Рис.1.3 - GAL 16V8
Як приклад розглянемо сімейство CPLD Xilinx XC9500. ПЛІС складається з N PLD, кожне містить пристрій GAL 36V18 (аналогічно 16V8 на рис.1.3, але з 36 входами й 18 виходами) з 18 макроосередками, де N = 2, 4, 6, 8, 12, або 16.
Виробництво CPLD здійснюють кілька компаній: Altera, Xilinx, Lattice, Atmel, Cypress та ін. CPLD містять до 500 макроосередків і до 10 000 вентилів.
У табл.1.1. наведені параметри різних сімейств CPLD фірми Xilinx.
Рис.1.4 - Архітектура CPLD Таблиця 1.1. Сімейства CPLD фірми Xilinx |
|
||
|
Сімейство |
||
Параметри |
XC9500 (XV, XL,-) |
CoolRunner XPLA3 |
CoolRunner II |
Макроосередкі |
36-288 |
32-512 |
32-512 |
Вентилі |
800-6400 |
750-12000 |
750-12 000 |
Контакта уведення -виведення |
34-192 |
36-260 |
33-270 |
Максимальна частота, МГц |
222 |
385 |
213 |
Стандартний блок |
GAL54V18(XV,XL) GAL36V18 (-) |
PL А |
PLA |
Напруга, В |
2.5(XV), 3.3 (XL), 5 |
3.3 |
1.8 |
Зв'язки |
флеш |
РППЗП |
РППЗП |
Технологія |
0.35 мкм КМОН |
0.35 мкм КМОН |
0.18 мкм КМОН |
Статичний струм |
11-500 мА |
<0.1 мА |
22 мкА-1 мА |
1.5. Пристрій fpga
FPGA були розроблені фірмою Xilinx у середині 80-х років. Вони відрізняються від CPLD архітектурою, технологією пам'яті, кількістю елементів і вартістю; призначені для розробки складних пристроїв.
Основна архітектура FPGA зображена на рис.1.5. Пристрій складається з матриці CLB (Configurable Logic Blocks -конфігуровані логічні блоки), зв'язаних матрицею перемикачів (switch matrix).
Рис.1.5 - Архітектура FPGA
Внутрішня архітектура CLB відрізняється від архітектури PLD. Вона заснована на пошуковій таблиці (lookup table). Крім того, в FPGA число тригерів набагато більше, ніж в CPLD, що дозволяє створювати більш складні послідовні схеми. Крім підтримки JTAG і різних логічних рівнів, включені додаткові особливості: статичні ОЗП, множення тактової частоти (PLL або DLL), інтерфейс PCI тощо Деякі пристрої також включають спеціалізовані блоки, зокрема сигнальні процесори і мікропроцесори.
Інше фундаментальне розходження між FPGA й CPLD полягає в пам'яті сполучних схем. У той час як CPLD енергонезалежні, більшість FPGA використовують статичні ОЗП. Цей підхід заощаджує місце на кристалі й знижує вартість мікросхеми, оскільки FPGA містить дуже велику кількість програмованих взаємозв'язків, але вимагає зовнішнього ПЗП. Є, однак, енергонезалежні FPGA із плавкими перемичками (antifuse), які застосовуються у випадках, коли перепрограмування не потрібно.
FPGA можуть бути дуже складними. Сьогодні доступні ПЛІС, виготовлені за сучасною 0.09 мкм КМОН технологією з дев'ятьма мідними шарами металізації й більш ніж 1 000 контактами уведення - виведення.
Пристрої FPGA виготовляють кілька компаній: Xilinx, Actel, Altera, QuickLogic, Atmel та ін. Сімейства FPGA компанії Xilinx ілюстровані в табл. 1.2. Зверніть увагу, що всі Xilinx FPGA використовують статичне ОЗП, щоб зберігати зв'язки. Тому вони можуть перепрограмуватися в процесі роботи. Для завантаження конфігураційного файлу потрібний зв'язок із ПК або зовнішня пам’ять. З іншого боку, FPGA фірми Actel енергонезалежні (вони використовують одноразові перемички, крім одного сімейства із флеш-памяттю). Кожен підхід має свої переваги й недоліки, тому необхідно підбирати оптимальний варіант для конкретного застосування.
Таблиця 1.2. FPGA фірми Xilinx
Сімейство
Параметри |
Virtex II Pro(X) |
Virtex II |
Virtex E |
Virtex |
Spartan 3 |
Логічні блоки(CLB) |
352-11 024 |
54-11 648 |
384-16 224 |
192-6 144 |
384-8 320 |
Логічні осередки |
3,168-125 136 |
576-104 882 |
1,728-73 008 |
1,728-27 648 |
1,728-74 880 |
Вентилі 40 k-8M 72 k-4M 58 k-1.1 м 50 k-5M
Контакта введення -виводу |
204-1 200 |
88-1108 |
176-804 |
180-512 |
124-784 |
Тригери |
2,816-88 192 |
512-93 184 |
1,392-64 896 |
1,392-24576 |
1,536-66 560 |
Максимальна частота МГц |
547 |
120 |
240 |
200 |
326 |
Напруга живлення, В |
1.5 |
1.5 |
1.8 |
2.5 |
1.2 |
Зв'язки 03П 03П [ЭЗП |ОЗП | ОЗП
Технологія, мкм |
0.13 |
3.15 |
3.18 |
0.22 |
0.09 |
ОЗП в CLB, біт |
216 к-8М |
72 к-ЗМ |
54 к-832 к - |
32 к-128 к |
72 к-1.8М |