25. Детально охарактеризуйте цикл “читання-модифікація-запис” програмного обміну на магістралі q-bus.

У цьому циклі адресна фаза відбувається точно так само, як і в циклах читання (вводу) і запису (виводу). Але у фазі даних процесор проводить спочатку читання з заданої в адресній фазі адреси, а потім запис за тією ж самою адресою. Для читання використовується строб читання -DIN, а для запису - строб запису -DOUT. У відповідь на сигнал -DIN пристрій-виконавець видає свої дані на шину AD, а за сигналом -DOUT - приймає дані із шини AD. Як і в циклах читання і запису, пристрій-виконавець підтверджує виконання кожної операції сигналом підтвердження -RPLY. Зрозуміло, що цикл "читання-модифікація-запис" вимагає більше часу, ніж кожен з циклів читання чи запису, але менше часу, ніж два послідовно виконаних цикли читання і запису (тому що для нього потрібна тільки одна адресна фаза). Сигнал -SYNC виробляється процесором на початку циклу "ввід-пауза-вивід" і тримається до закінчення всього циклу.

26. Детально охарактеризуйте цикл читання програмного обміну на магістралі isa.

Синхроннанемультиплексована магістраль ISA (Industrial Standard Architecture) була запропонована фірмою IBM і широко використовується в персональних комп'ютерах. Спрощений цикл читання з пристрою вводу/виводу наведений на Рис. 2.6.

Цикл починається з виставлення процесором (задатчиком) коду адреси на шину адреси SA (логіка на цій шині позитивна). Адреса залишається на шині SA до кінця циклу. Фаза адреси, однакова для обох циклів, закінчується з початком стробу обміну даними -IOR. Протягом фази адреси пристрій-виконавець повинен прийняти код адреси і розпізнати чи не розпізнати його. Якщо адреса розпізнана, виконавець готується до обміну.

У фазі даних циклу читання (Рис. 2.6) процесор виставляє негативний сигнал читання даних із пристрою вводу/виводу -IOR. У відповідь на нього пристрій-виконавець повинен видати на шину даних SD свій код даних (дані, які читаються). Логіка на шині даних позитивна. Через установлений час строб обміну -IOR знімається процесором, після чого знімається також і код адреси із шини SA. Цикл закінчується без врахування швидкодії виконавця.

Рис. 2.6. Цикл читання з ПВВ на магістралі ISA.

////*Але так відбувається тільки у випадку основного, синхронного обміну. Крім нього на магістралі ISA також передбачена можливість асинхронного обміну. Для цього застосовується сигнал готовності каналу (магістралі) I/O CH RDY. Тип вихідного каскаду для даного сигналу - ВК, для запобігання конфліктів між пристроями-виконавцями. При синхронному обміні сигнал I/O CH RDY завжди позитивний. Але повільний пристрій-виконавець, що не встигає працювати в темпі процесора, може цей сигнал зняти, тобто зробити нульовим відразу після початку стробу обміну. Тоді процесор до того моменту, поки сигнал I/O CH RDY не стане знову позитивним, припиняє завершення циклу, продовжує строб обміну. Звичайно, занадто велика тривалість цього сигналу розглядається як аварійна ситуація. Для простоти розуміння можна вважати, що пристрій-виконавець формує в даному випадку негативний сигнал неготовності завершити обмін. На час цього сигналу обмін на магістралі припиняється.

Принципова відмінність асинхронного обміну магістраллю ISA від асинхронного обміну магістраллю Q-bus полягає в наступному: якщо у випадку Q-bus сигнал підтвердження обов'язковий і його повинен формувати кожен виконавець, то у випадку ISA сигнал про неготовність виконавець може не формувати, якщо він устигає працювати в темпі процесора. Зате у випадку Q-bus до кінця циклу обміну процесор завжди упевнений, що пристрій-виконавець виконав необхідну операцію, а у випадку ISA такої впевненості немає.

Розглянуті приклади, звичайно, не розкривають усіх тонкостей обміну згаданими магістралями. Вони усього лише ілюструють головні принципи обміну ними.*/////