8. Сумматоры

Сумматор — логический операционный узел, выполняющий арифметическое сложение кодов двух чисел. При арифметическом сложении выполняются и другие дополнительные операции: учет знаков чисел, выравнивание порядков слагаемых и тому подобное.

Сумматоры классифицируются по разным признакам.

В зависимости от системы исчисления: Двоичные, Двоично-десятичные (двоично кодированые), Десятичные, Прочие (пример: амплитудные)

По количеству одновременно обрабатываемых разрядов складываемых чисел: Одноразрядные, Многоразрядные

По числу входов и выходов одноразрядных двоичных сумматоров: Четвертьсумматоры, характеризующиеся наличием двух входов, на которые подаются два одноразрядных числа, и одним выходом, на котором реализуется их арифметическая сумма; Полусумматоры, характеризующиеся наличием двух входов, на которые подаются одноимённые разряды двух чисел, и двух выходов: на одном реализуется арифметическая сумма в данном разряде, а на другом ≈ перенос в следующий (более старший разряд); Полные одноразрядные двоичные сумматоры, характеризующиеся наличием трех входов, на которые подаются одноименные разряды двух складываемых чисел и перенос из предыдущего (более младшего) разряда, и двумя выходами: на одном реализуется арифметическая сумма в данном разряде, а на другом ≈ перенос в следующий (более старший разряд).

По способу представления и обработки складываемых чисел многоразрядные сумматоры подразделяются на: Последовательные, в которых обработка чисел ведется поочередно, разряд за разрядом, на одном и том же оборудовании; Параллельные, в которых слагаемые складываются одновременно по всем разрядам, и для каждого разряда имеется свое оборудование.

Логическая структура полного сумматора и его таблица истинности

9. Вычитатели.

С помощью одних и тех же сумматоров можно не только складывать, но и вычитать двоичные числа.

Микросхема К555ИМ7 позволяет суммировать или вычитать одновременно четыре пары двоичных чисел, поступающих в последовательном коде на входы A и B. Режим работы – суммирование или вычитание задается установкой на входах V соответствующего логического уровня. При V = 0 реализуется режим суммирования, при V = 1 – режим вычитания. Обновление содержимого внутренних ячеек памяти (триггеров) и выдача на выходы S поразрядных результатов происходит синхронно по фронту тактового импульса на входе С.

Предусмотренная в ИМ7 ф-ция обнуления при R = 0 яв-ся операцией асинхронной: очистка памяти ИС происходит независ-о от состя других входов. В режиме вычислений R = 1.

Операция вычитания эквивалентна операции сложения, если числа представлены в дополнительном коде. Дополнительный код положительного числа совпадает с прямым кодом [A]_ДОП=[A]_ПР.

Дополнительный код отрицательного числа формируется путем инвертирования всех цифр числа, потом к полученному результату прибавляется единица.

Устройство сложения / вычитания

10. Цифровые компараторы

Цифровые компараторы (от английского compare – сравнивать) выполняют сравнение 2-х чисел А, В одинаковой разрядности, заданных в двоичном или двоично-десятичном коде. В завис-ти от схемного исполнения компараторы могут определять рав-во А==В или нерав-ва А<В, А>В. Рез-тат сравнения отображается в виде логич-го сигнала на одноименных вых-ах. Цифровые компараторы применяются для выявления нужного числа в цифровых последовательностях, для отметки времени в часовых приборах, для выполнения условных переходов в вычислит-х устр-ах, а также в адресных селекторах.

Таблица истинности поразрядного сравнения

,

где

Переключательную функцию F позволяют реализовать логические двухвходовые элементы "Исключающее ИЛИ". На рис. 22.8 показан один из вар-ов реализации схемы сравнения.

Рис. 22.8. Реализация схемы сравнения на ИС

если А = В, то F = 1, в противном случае, т.е. при А ≠ В, F = 0. Если А > В, т. е. А = 1, В = 0, то С = 1, а если А < В, т.е. А = 0, В = 1, то D = 1.

Если попарно равны между собой все разряды двух n-разрядных двоичных чисел, то равны и эти два числа А и В. Применяя цифровой компаратор для каждого разряда, например, четырехзначных чисел, и определяя значения F1, F2, F3, F4 логических переменных на выходах компараторов, факт равенства А = В установим в случае, когда F = F1• F2 • F3 • F4 = 1. Если же F = 0, то А ≠ В.

Нер-во А > В обеспеч-ся (для четырехразрядного числа) в четырех случаях: или А4 > В4, или А4 = В4 и А3 > В3, или А4 = В4, А3 = В3 и А2 > В2, или А4 = В4, А3 = В3, А2 = В2 и A1 > B1 (где А4 и В4 – старшие разряды чисел А и В). Если поменять местами Ai и Вi, то будет выполняться неравенство А < В.