билеты_41_81

ДА

А	B
Н
ЫН	C

ЕD

С

С

Очистка

		Q3		Q2	Q1			Q0
Пу			Пу		Пу	Пу
J			J		J	J
С	ТТ	Q	С ТТ	Q	С ТТ	С	ТТ	Q
					Q
K			K		K	K

Рис.7.4.13. Структурная схема четырехразрядного параллельного кольцевого регистра сдвига.

Билет 76. Счетчик со сквозным переносом по модулю 16 и 10.

1

J

Q

1

J

Q

1

J

D C B А

Q

1

J

Q

Вх

С

T1

С T2

С

T3

С

T4

Двоичный

1

K

1

K

1

С

K

1

K

выход

а)

Вх

QT1

QT2 QT3 QT4

б)

Рис.7.4.14. Логическая схема счетчика со сквозным переносом по модулю 16 (а) и его временные диаграммы (б).

T2

T2

T3

T4

1

J Q

1

J Q

1

J Q

1

J Q

D C B А

Вх

С

С

С

С

1

K СL

1

K СL

1

K СL

1

K СL

С

&

Рис.7.4.15. Логическая схема счетчика со сквозным переносом по модулю 10.

Билет 77. Синхронный трехразрядный счетчик.

		Т1		Т1	&	Т1
	1
						Q С В А
а)	J	Q	J	Q	J
	С		С		С
	K		K		K
	Вх

СтрокаНомер б) тактового импульсаДвоичная счетная

последовательностьДесятичные

числаСВА1000002100113201024301135410046510157611068

71117980000

Рис.7.4.16. Синхронный трехразрядный счетчик. а – логическая схема, б – счетная последовательность

Билет 78. Запоминающие устройства.

Запоминающими называются цифровые устройства, предназначенные для записи, хранения и вывода информации. Эти устройства состоят из отдельных ячеек, каждая из которых может содержать 1 бит информации. Одними из таких ячеек являются базовые ячейки памяти с одномерной адресацией (рис. 7.4.19) и двумерной адресацией (рис. 7.4.20).

Предустановка

а)

ПУ

ПУ

ПУ

С В А

1

J

Q

1

J

Q

1

J

Q

Вх

С

Т1

С

Т2

С

Т2

1

K

Q

1

K

Q

1

K

Q

Рис.7.4.19. Цифровое запоминающее устройство с одномерной адресацией. Запись

Вход		&

S Q	&		Выход

&

R Q

Адрес 1

Адрес 2 Рис.7.4.20. Базовая ячейки памяти с одномерной адресацией.

Каждая ячейка работает в трех режимах: записи, хранения и считывания информации.

Работа ячейки с одномерной адресацией.

Исходное состояние триггера произвольное.

Режим записи

Запись 0. Пусть на вход ячейки поступает уровень логического нуля одновременно с уровнем логической единицы, поступающего на входы записи и адреса. В результате на выходе верхней схемы “И” формируется уровень логического нуля, а на выходе нижней схемы “И” уровень логической единицы, поступающих на входы S и R асинхронного RS-триггера соответственно, что переводит триггер в нулевое состояние.

Запись 1. Пусть на вход ячейки поступает уровень логической единицы одновременно с уровнем логической единицы, поступающего на входы записи и адреса. В результате на выходе верхней схемы “И” формируется уровень логической единицы нуля, а на выходе нижней схемы “И” уровень логического нуля, поступающих на входы S и R асинхронного RS-триггера соответственно, что переводит триггер в единичное состояние.

Режим хранения информации

При отсутствии логических единиц на входах “Запись” и “Адрес” на входах триггера действует комбинации 0 0, которая не меняет состояния триггера.

Режим считывания

Вэтом режиме логическая единица от входа “Адрес” поступает на выходную схему “И”

ина ее выходе появляется логическая единица, если триггер находится в единичном состоянии,

илогический ноль, если триггер находится в нулевом состоянии.

Билет 79. Компараторы.

Компаратором называется электронное устройство, сравнивающее два напряжения и вырабатывающее на выходе уровень логической единицы, если первое напряжение больше второго, и уровень логического нуля, если первое напряжение меньше второго. Принципиальная схема компаратора (а) и его условное обозначение (б) приведены на рис.7.4.21.

UВХ1

10кОм

+12В

а)

А

+

UВЫХ

Компаратор

б)

10кОм

_

UВХ2

В

-12В

3-4В

Рис.7.4.21. Принципиальная схема компаратора (а) и его условное обозначение.

Пока напряжение UВХ1 больше UВХ2, на выходе схемы поддерживается UВЫХ, равное

≈3,5В, соответствующее уровню логической единицы. Если UВХ1 станет меньше UВХ2,

напряжение на выходе схемы снизится до уровня 0 - (-0,6)В (уровня логической единицы). Стабилитрон в схеме компаратора используется для фиксации уровней выходного напряжения вблизи 3,5 и 0 В. Без стабилитрона мы получили бы +11 и -11.

Билет 80.

Цифро-аналоговый преобразователь на резистивной матрице .

Цифроаналоговые преобразователи (ЦАП) служат для преобразования двоичного числа в уровень аналогового сигнала. Схема простейшего цифро-аналогового преобразователя приведена на рис.74.22. Такое устройство называется ЦАП на

резистивной матрице R × 2n .

3В	1	0
	D
	R4
	18,75
	кОм

1		0			1		0			1				0
C					B					A
R4					R4					R4								10кОм
37,5					75					150
																	Rос			+12В
кОм					кОм					кОм												Uвых
																			-
																			+	-12В

Рис.7.4.22. Принципиальная схема цифро-аналогового преобразователя на резистивной матрице

Изображенный на рис.7.4.22 ЦАП состоит из двух блоков:

∙резистивной схемы, состоящей из 4-х резисторов, номиналы которых соответствуют ряду 18,75 ×2n , где n меняется от 1 до 4;

∙суммирующего операционного усилителя с резистором 10 кОм в цепи обратной

связи.

Рассмотренная схема ЦАП имеет два недостатка:

∙приходится использовать резисторы с широким диапазоном номиналов;

∙невысокая точность преобразования.

Билет 81.Цифро-аналоговый преобразователь на резистивной матрице R-2R.

В этой схеме используются резисторы только двух номиналов: резисторы R1, R2, R3, R4 и R5 номиналом 20 кОм, а резисторы R7, R8 и RОС - 10 кОм, т.е. номиналы горизонтальных резисторов лестницы ровно в два раза больше номиналов вертикальных резисторов. Отсюда и название этой схемы ЦАП на резистивной матрице R – 2R.

						Двоичный код
8						4						2						1
			1			D 1		C 1						B	1				A
Uвх						0				0						0					0		20кОм
																				R1
																							20кОмR6
																				R2
																			R3			20кОм R7
																			R4					20кОмR			8

20кОм

R5

10кОм

10кОм

10кОм R

ос

+12В

Uвых

-

10

+

-12В

кОм

Рис.7.4.23.Принципиальная схема цифро-аналогового преобразователя на резистивной матрице