ЭВМ лекции

12. Демультиплексор

Демультиплексоры выполняют операцию, обратную операции мультиплексоров – передают данные из одного входного канала в один из нескольких каналов-приемников. Дешифратор со входом разрешения работы будет работать в режиме демультиплексора, если на вход разрешения подавать информационный сигнал. Условное графическое обозначение демультиплексора приведено на рис.12.1.

Схема демультиплексора аналогична схеме дешифратора со входом разрешения:

Рис.12. 1 Демультиплексор

Таблица истинности демультиплексора

	x2	x1	x0	y0	y1	y2	y3	y4	y5	y6	y7
0	0	0	0	E	0	0	0	0	0	0	0
1	0	0	1	0	E	0	0	0	0	0	0
2	0	1	0	0	0	E	0	0	0	0	0
3	0	1	1	0	0	0	E	0	0	0	0
4	1	0	0	0	0	0	0	E	0	0	0
5	1	0	1	0	0	0	0	0	E	0	0
6	1	1	0	0	0	0	0	0	0	E	0
7	1	1	1	0	0	0	0	0	0	0	E

Наращивание разрядности демультиплексоров производится аналогично наращиванию размерности дешифраторов.

61

13. Триггеры

Триггер– функциональный узел, способный сохранять двоичную информацию после окончания действия входных импульсов. Переход из одного устойчивого

состояния в другое происходит скачкообразно под воздействием управляющих сигналов. При этом также скачкообразно изменяется уровень напряжения на выходе триггера. Триггеры служат основой для построения регистров, счетчиков

идругих элементов, обладающих функцией хранения.

Вотличие от логических устройств, не обладающих функцией хранения, триггеры характеризуются не таблицей истинности, а таблицей переходов.

Триггеры можно классифицировать по различным признакам:

Рис. 13.1 Классификация триггерных схем

Триггер называется асинхронным, если его переход в новое состояние вызывается непосредственно изменениями входных информационных сигналов.

Триггер называется синхронным, если его таблица переходов хотя бы по

одному управляющему входу реализуется под воздействием синхронизирующего сигнала.

Статическая синхронизация (управление уровнем) означает, что при одном

уровне тактового сигнала триггер воспринимает входные сигналы и реагирует на них, а при другом – не воспринимает и остается в неизменном состоянии.

Динамическая синхронизация (управление фронтом) разрешение на переключение дается только в момент перепада тактового сигнала (на спадающем или нарастающем фронте). В остальное время независимо от уровня тактового сигнала триггер остается в неизменном состоянии.

62

Работа триггерной схемы определяется не таблицей истинности, как для комбинационной логической схемы, а таблицей переходов. Таблица переходов

показывает изменение состояния триггера при изменении состояния входных сигналов в зависимости от его текущего состояния.

Главной частью любого триггера является запоминающая ячейка (ЗЯ), основой которой служит RS-триггер. Схема запоминающей ячейки на элементах ИЛИ-НЕ для асинхронного RS-триггера, а также таблица переходов и временные диаграммы представлена на рис.11.

Рис. 13.2 RS-триггер: 4043 (74279 – с инверсными входами), 4 в корпусе

Входной сигнал S (Set) служит для установки ЗЯ в состояние «1» (Q=1,

Q=0). Сигнал R (Reset) устанавливает ЗЯ в состояние «0» (Q=0, Q=1).

Активными значениями для них являются сигналы низкого уровня.

Пусть на входы ЗЯ поданы сигналы: S=0, R=1. Тогда при любом исходном состоянии ЗЯ на выходе Q установится высокий уровень напряжения. Аналогично при S=1, R=0 запоминающая ячейка перейдет в состояние Q=0, Q=1, то есть в

«0».

63

Если S=0, R=0, то состояние ЗЯ будет определяться ее предыдущим состоянием. Если ЗЯ находилась в состоянии «1», то сигнал Q=0, поступая на вход элемента, подтвердит состояние его выхода Q=1. Если ЗЯ находилась в состоянии «0», то сигнал Q=1, поступая на вход элемента, подтвердит состояние его выхода Q=0. Таким образом, эта комбинация входных сигналов соответствует режиму хранения.

Если на входы S и R поданы сигналы высокого уровня (S=R=1), то сигнал на выходах элементов ИЛИ-НЕ будет высоким (Q=Q=1). При переводе ЗЯ в режим хранения (S=R=0), выходы элементов Q и Q могут установиться в произвольное состояние. Поэтому комбинация сигналов S=R=1 на управляющих входах не используется.

Рис. 13. 3

Запоминающие ячейки можно рассматривать как простейшие асинхронные триггеры, на базе которых строятся синхронные триггерные схемы.

Рассмотрим организацию синхронного одноступенчатого триггера. Основу

синхронного одноступенчатого триггера составляет рассмотренная выше запоминающая ячейка. Комбинационная схема преобразует управляющие сигналы триггера, а также, для некоторых типов триггеров, сигналы Q и Q с

выходов ЗЯ в сигналы S и R на входах запоминающей ячейки. Синхросигнал C

разрешает передачу на входы элементов запоминающей ячейки таких значений сигналов S и R , которые устанавливают ЗЯ в то или иное состояние. Неактивное

значение синхросигнала С обеспечивает на входах запоминающей ячейки состояние управляющих сигналов S=R=0, что соответствует для нее режиму хранения.

64

Рис. 13.4 Одноступенчатый синхронный RS-триггер

Схема синхронного RS-триггера, представленная на рис.12, является схемой со статической синхронизацией, при которой управляющие сигналы воздействуют на выходы Q и Q элемента при высоком уровне синхросигнала.

В случае динамической синхронизации состояние выходов элемента устанавливается в момент нарастающего или спадающего фронта на входе синхронизации.

На рис. 13.4 представлены условные графические обозначения (УГО) RS- триггера с различными видами синхронизации.

Рис. 13.5 Условно-графические обозначения RS-триггера с различной синхронизацией

а - статическая синхронизация; б - статическая инверсная синхронизация;

в - динамическая синхронизация передним фронтом синхросигнала; г - динамическая синхронизация задним фронтом синхросигнала

Схема триггера с динамическим управлением представлена на рис. 13.5.

Часть схемы, включающая элементы 2, 3, 5, 6 без цепей перекрестных связей между элементами 2 и 3 образует синхронный RS-триггер с управлением

65

уровнем, чувствительный к изменению информационных сигналов при C=1.
Чтобы получить такую чувствительность только во время фронта сигнала C
нужно блокировать цепи подачи входных сигналов сразу же после изменения
синхросигнала с нулевого значения на единичное. Для достижения этого входные
сигналы подаются через элементы 1 и 4, которые блокируют входные сигналы в
указанные моменты времени и сохраняют блокировку до возвращения C в
нулевое состояние.
	Нулевое значение C устанавли-
	вает единицы на выходах элементов
	2 и 3 и переводит триггер в режим
	хранения		до	нового		изменения
	синхросигнала от 0 к 1. В этом
	состоянии выходы элементов 1 и 4
	дают инверсии входных сигналов,
	передавая на элементы 2 и 3
	значения S и R соответственно.
	При поступлении сигнала C=1 в
	режиме	S=R=0		сохранится			режим
	хранения.		Если		имеет		место
	единичный входной сигнал, то на
Рис. 13.6 Схема RS-триггера с управляющим	входе одного из элементов 2 или 3
передним фронтом	все входы окажутся единичными, а
его выход – нулевым, что даст сигнал установки выходного триггера (элементы 5
и 6) в нужное состояние и отключит входной сигнал, вызвавший воздействие на
схему, а также предотвратит возможное воздействие на выходной триггер по его
второму входу (элемент 6).
Важными понятиями для синхронного триггера являются время
предустановки и время выдержки.
Время предустановки – время до поступления синхросигнала, в течение
которого информационный сигнал должен оставаться неизменным.

66

Время выдержки – время после поступления синхросигнала, в течение которого информационный сигнал должен оставаться неизменным.

Двухступенчатый RS-триггер (рис.13.7) строится на основе двух одноступенчатых триггеров с прямой статической синхронизацией. Информация в первую ступень триггера (элемент 1) заносится во время действия высокого уровня синхросигнала. После того как синхросигнал на входе принимает низкое значение, элемент 1 переходит в режим хранения, а значение высокого сигнала на выходе инвертора 3 обеспечивает запись состояния триггера 1 в триггер 2.

Рис. 13.7 Двухступенчатый RS-триггер

D-триггер имеет один информационный вход и вход синхронизации и сохраняет состояние логической «1» после снятия входного сигнала до прихода очередного тактового импульса. D-триггеры широко используются для построения регистров. D-триггер может быть построен на основе синхронного RS-триггера путем соединения его информационных входов R и S через инвертор. По способу синхронизации различают статические и динамические D- триггеры.

На рис.13.8 представлена схема построения D-триггера на базе RS-триггера, а также его УГО и таблица переходов.

67

												Q			№	D	C	R	S	Q	Q+
D							S
C							C								0	0	0	0	0	0	0
												Q
			1				R								1	0	0	0	0	1	1
															2	0	1	1	0	0	0
									Q						3	0	1	1	0	1	0
					D		T
															4	1	0	0	0	0	0
															5	1	0	0	0	1	1
					C				Q
															6	1	1	0	1	0	1
															7	1	1	0	1	1	1

Рис. 13.8 D-триггер: 40174(6), 40175(4), 4013(2) (74173(4), 74175(4), 74273(8), 74174(6))

Статический режим работы D-триггера может быть описан характеристическим уравнением:

Q = CD CQ .

Однако в случае попытки реализации такого соотношения мы столкнемся с комбинацией С=D=1, которая установит выходы R и S в единичное состояние,

что приведет к соотношению сигналов выходов Q = Q = 1, что невозможно.

Правильнее использовать для реализации промежуточных выходов R и S соотношения, исключающие указанную комбинацию:

S = C D = СD R = C D = С D = С CD = CS

Рис. 13.9

68

					На рис. 13.10 представлен D-
S	&				триггер		с	синхронизацией			по
					переднему		фронту. D-триггер может
	DD1
					иметь входы асинхронного сброса и
					установки		R	и	S,	показанные
R	&		&		пунктиром на рис.13.10.
		S		Q
					При нулевом состоянии на входе C
	DD2
			DD5		состояние выходов R = S = 1. При
C	&		&		установке сигнала C=1 при D=0 выход
				Q	DD3 R изменит свое состояние на 0,
	DD3	R
			DD6		что вызовет сброс триггера. Этот же
					сигнал R =0 отключает информацион-
	&				ный	импульс.		Если	при	установке
D	DD4				сигнала C D=1, выход DD2 (S )
	Рис. 13.10 D-триггер с синхронизацией по				сбрасывается			в 0,	что приводит		к
					установке триггера, а элемент DD1
	переднему фронту
					отключает входной сигнал.
	D-триггеры с синхронизацией по фронту часто используются для построения

T-триггеров.

T-триггер переключается в противоположное состояние с приходом каждого очередного входного импульса (выполняет сложение по модулю 2 входного сигнала и выходного сигнала на текущем такте). На рис.13.11 представлены варианты T-триггеров на основе RS и D-триггеров, а также временные диаграммы и таблица переходов. Т-триггеры широко используются для построения счетчиков.

69

Рис. 13.11 Т-триггер

JK-триггер отличается от RS-триггера наличием определенности при J=K=1.

При этом состояние триггера меняется на обратное состоянию в предыдущем такте. В остальных случаях по управлению вход K эквивалентен входу R, а вход

J– входу S. На рис.13.12 представлено УГО и таблица переходов для JK-триггера.

J	K		S			R		Qn		Qn		Qn+1			Qn+1
0	0	1			1			x	x			Qn
														Qn
1	0	1			1			1	0			1	0
1	0	1			1			0	1			1	0
0	1	1			0			1	0			0	1
0	1	1			1			0	1			0	1
1	1	1			0			1	0			0	1
	1	0			1			0	1			1	0

70