4.4. Запоминающие устройства с произвольным обращением

В вычислительной технике в качестве ЗУ с произвольным обраще­нием, используемых в оперативных памятях ЭВМ, широко применяют­ся интегральные полупроводни­ковые ЗУ.

Недостатком полупроводниковых ЗУ с произвольным обраще­нием является их энергозависимость, выражающаяся в том, что они потребляют энергию в режиме хранения информации и теряют инфор­мацию при выключении напряжения питания (потери информации можно избежать автоматическим переключением на аварийное питание от аккумуляторов).

По типу ЗЭ различают статические ЗУ с биполярными транзисто­рами (с ТТЛ- или ЭСЛ-схемами) и динамические МОП-ЗУ с МОП-транзисторами.

Статические ЗУ. В биполярных интегральных ЗУ в качестве ЗЭ ис­пользуется статический триггер на двух многоэмиттерных транзисто­рах с непосредственными связями (рис. 4.10).

Рис. 4.10. Запоминающий элемент полупроводникового биполярного ЗУ

Эмиттеры 11 и 21 являются парафазными информационными входами ЗЭ и служат для записи в триггер 1 или 0. Эти же эмит­теры используются как выходы при считывании информации. Адресные эмиттеры 12, 22, 13 и 23 обра­зуют два конъюнктивно связанных входа выборки.

Организация ЗУ из триггеров осуществляется по схеме типа 3D.

В режиме хранения (ЗЭ не выбран) эмиттерный ток открытого транзистора замыкается на землю через адресные эмиттеры и адрес­ные линии (или только через один такой эмиттер и одну линию), находящиеся под потенциалом логического 0 ( +0,4 В). При этом информационные эмиттеры должны быть заперты, для чего на них подается потенциал (1—1,5 В), который больше потенциала адресных эмиттеров (больше максимального значения уровня сигнала логиче­ского 0, равного 0,4 В, но меньше минимального значения сигнала ло­гической 1, составляющего 2,4 В), с тем чтобы при выборке ЗЭ через информационные эмиттеры протекали токи, необходимые для опера­ций считывания и записи.

При выборке данного ЗЭ на его адресные эмиттеры с выходов адресных дешифраторов подается потенциал логической 1 ( 2,4 В), превышающий потенциал информационных эмиттеров. Поэтому ад­ресные эмиттеры оказываются запертыми, а коллекторный ток от­крытого транзистора течет через его информационный эмиттер, чем обеспечивается возможность считывания из ЗЭ и записи в него информации.

Состояния 1 и О ЗЭ распознаются по наличию тока соответствен­но в разрядной линии 0 (открыт транзистор Т₁) или в разрядной ли­нии 1 (открыт транзистор Т₂;).

Считывание происходит без разрушения информации. Хранимая в ЗЭ информация доступна для считывания все время, пока ЗЭ нахо­дится в выбранном состоянии и в него не производится запись (отсут­ствует импульс «разрешение записи»).

При считывании на входы обоих усилителей записи подается по­тенциал логического 0, в результате чего на выходах этих усилителей оказывается потенциал логической 1, запирающий усилители записи и тем самым предотвращающий ответвление в них тока считывания (тока информационного эмиттера).

При считывании ток вытекает из информационного эмиттера от­крытого транзистора и втекает в базовую цепь входного транзистора соответствующего усилителя считывания, в результате чего выходной транзистор последнего полностью открывается.

Для записи в ЗЭ 1 или 0 с соответствующего усилителя записи на подключенный к нему информационный эмиттер подается потенциал логического 0 (0,4 В), а на другой информационный эмиттер продол­жает поступать с его невозбужденного усилителя записи потенциал, равный примерно 1,5В.

Если допустим, производится запись 1 в триггер, находившийся перед этим в состоянии 1 (открыт транзистор Т₂), то подача потенциа­ла низкого уровня на эмиттер 21 не меняет состояние триггера. Если до записи триггер находился в состоянии 0, то при подаче потенциала низкого уровня на эмиттер 21 (запись 1) открывается транзистор Т₂, при этом транзистор T₁ закрывается и триггер устанавливается в со­стояние 1.

Интегральная микросхема биполярного ЗУ представляет собой кристалл кремния, в котором образованы массив ЗЭ (триггеров) со всеми межсоединениями, а также адресные дешифраторы, усилители-формирователи записи и считывания и другие схемы для управления адресной выборкой, записью и считыванием. Для повышения быстро­действия ЗУ эти обслуживающие схемы могут быть выполнены на ос­нове ЭСЛ-элементов, работающих в линейной области, в то время как построенные на основе ТТЛ-элементов триггеры ЗЭ работают с насы­щением. В таком случае кристалл содержит схемы согласования уров­ней сигналов для перехода от схем ТТЛ к схемам ЭСЛ и обратно

Современная статическая память -SRАМ (Static Random АссеssМеmогу) -имеет время выборки данных 15-20 нси используется, как правило, для построе­ния кэш-памяти. В простейших организациях кэш-памяти применяется асинхронны режим работы, при котором процессор посылает адрес в кэш-память, кэш производит поиск адреса и передает требуемые данные. В началекаждого обращения, как правило, используется дополнительный цикл дляпросмотра тегов. Для асинхронной статической памяти групповая операция чтения данных описывается формулой 3-2-2-2,для операции записи формулы имеет вид 4-3-3-3.

Синхронный кэш буферизует поступающие адреса. В течение первого тактаSRAMзапоминает запрашиваемый адрес в регистре. Во времявторого такта -извлекает и пересылает данные. Поскольку адрес данныххранится в регистре, синхронная статическая памятьSRAMможет получать следующий адрес, пока процессор принимает данные предыдущего запроса. Последовательные элементы данных синхроннаяSRAMможетобъединятьв "пакеты", не принимая и не дешифрируя дополнительныеадреса от процессора. Время доступа для такой памяти уменьшается на 15-20% по сравнению с асинхронной и составляет около 10нс.

Для снижения времени выполнения групповых операций чтения-записи используется конвейерный режим обмена пакетами данных. Памяти поддерживающая такой режим, получила название конвейеризированной пакетной (РipelinedВurst SRAM). Конвейеризация заключается вдобавлении выходного буфера, в который помещаются прочитанные из ячеек памяти данные. Последовательные обращения по чтению из памяти осуществляются быстрее, без задержек на обращение к матрице памятидля получения следующего элемента данных. В случае РipelinedВurst SRAMформулы для операций чтения и записи имеют вид 3-1-1-1.

Динамические МОП-ЗУ сравнительно дешевы, потребляют неболь­шую мощность, позволяют достигнуть очень высокой плотности раз­мещения ЗЭ на кристалле и, следовательно, большей емкости в одном корпусе микросхемы. В настоящее время динамические МОП-ЗУ ши­роко используются для построения основной (оперативной) памяти ЭВМ.

В динамических ЗУ двоичные коды хранятся на «запоминающих емкостях», в качестве которых используются паразитные емкости не­которых цепей схем. Примем, что отсутствие заряда на запоми­нающей емкости означает состояние 0, а наличие — состояние 1. В та­ком случае считывание информации состоит в определении, заряжены или нет запоминающие емкости.

Запоминающая емкость может неопределенно долго сохранять со­стояние 0 (разряд отсутствует), но только ограниченное время из-за утечки заряда — состояние 1, Поэтому в рассматриваемых ЗУ необхо­димо периодически (примерно через каждые 2 мс) производить восста­новление хранимой информации. Операция динамического восстано­вления информации называется рефреш.

Рис. 4.11. Принципиальная электрическая схема (а) и временные диаграммы работы (б) ЗЭ динамического МОП-ЗУ

Схема и временные, диаграммы работ ЗЭ динамического ЗУ на МОП-транзисторах в памяти со структурой 2D-M представлены на рис. 4.11. Запоминающей емкостью служит паразитная емкость С за­твора транзистора 72. Линия разрядно-адресного коммутатора Y используется для ввода в ЗЭ бита информации при записи и съема его при считывании (см. рис. 4.8). Так как ЗЭ использует источник пи­тания только при считывании, то им может служить паразитная ем­кость С, линии Y.

Предварительно перед считыванием от разрядно-адресного ком­мутатора подается сигнал R, с помощью которого подготавливается считывание с мультиплексированием для ЗЭ, выбираемых линией раз­рядно-адресного формирователя. Сигнал R открывает транзистор Т₄ и емкость С_у подзаряжается

от источника + Е. Затем на линию Х пода­ется от адресного формирователя сигнал считывания — промежу­точный уровень сигнала CWR, который открывает транзистор Т₃ но не может открыть Т₂. Если ЗЭ хранит 1, то емкость С заряжена и от­крыт транзистор Т₂. В этом случае через открытые транзисторы Т₃ и Т₂ емкость С_у разряжается и низкий уровень (уровень 0) сигнала D на линии указывает, что ЗЭ хранил инверсное значение, т. е. 1. Если ЗЭ хранит 0, то емкость С разряжена, Т₂ закрыт и сигнал CWR не может вызвать разряд емкости Су. Высокий уровень сигнала D (уровень 1) указывает, что ЗЭ хранил 0. Далее сигнал D через разрядно-адресный коммутатор поступает на выход ЗУ.

При записи на линию Y поступает сигнал D, соответствующий за­писываемому двоичному знаку. Затем на линию Х подается высокий уровень сигнала CWR, открывающий транзистор T₁, который подклю­чает к линии Y емкость С. В результате независимо от своего преды­дущего состояния емкость оказывается заряженной, если записывается 1 и разряженной, если записывается 0.

В ЗУ периодически производится регенерация информации. При регенерации в ЗЭ записывается инверсное значение хранимого до считывания кода. После каждой четной регенерации в ЗЭ оказывается исходный код, а после каждой нечетной — его инверсия. В ЗУ имеется схема, сигнал которой указывает, какой код хранит в данный момент ЗЭ — прямой или инверсный.

В настоящее время большие оперативные памяти ЭВМ выпол­няют главным образом на динамических МОП-ЗУ, небольшие ОП — на МОП-ЗУ и ТТЛ-ЗУ, а сверхоперативные и буферные памяти - на ЭСЛ-ЗУ и ТТЛ-ЗУ.

В качестве основной на нижнем уровне иерархии памяти в настоящее время в большинстве случаев используется относительно медленная дина­мическая память DRАМ(Dynamic Randow Access Memory),имеющая вре­мя выборки 70-80нс. Наряду с памятью с произвольным доступом -RАМ (RandowАссеssМеmoгу) в настоящее время широко распространена бо­лее быстрая память со страничной организациейFРМ(Fast РаgeМоdе) DRАМ,которая обеспечивает ускорение часто используемого в програм­мах доступа к последовательности элементов данных, благодаря располо­жению этих элементов в одной строке матрицы ячеек памяти.

Цикл обращения для чтения памяти FРМ начинается с активизациистроки в матрицеDRAM,путем выдачи адреса строки и строба RAS(Row Address Strobe). Затем, по выдаче адреса столбца и строба САS (Со1иmnAddress Strobe)выполняется активизация адресуемой ячейки памяти, содержащей нужные данные. После проверки правильности каждого элемента данные передаются систему. Затем столбец деактивизируется и осуществляется подготовка кследующему циклу. Это приводит к ожиданию процессором завершенияцикла памяти, поскольку во время деактивизации столбца ничего не происходит. Входной буфер данных блокируется или до начала следующего цикла,инициируемого выдачей адреса очередного столбца строки и строба САS, или до запроса новой строки данных. В случае быстрого страничного режима следующий столбец в строке активизируется в предположении, что следующий элемет запрашиваемых данных находится в соседней ячейке памяти. Такая активизацияследующего столбца приводит к лучшим результатам только при последовательном чтении ячеек памяти в конкретной строке.

FРМDRAMсо временем доступа 60-70нс позволяет строить сбалансированныепо пропускной способности вычислительные системы счастотой шины 33-40МГц.

Групповые операции обмена с памятью принято описывать формуле содержащей количества тактов, требуемых для чтения блока данных ; четырех элементов данных. ДляFРМDRAMэта формула имеет вид х-3-3-3,где х равно от 7до 5,в зависимости от типа микросхемы памяти. 5-3-3-3означает, что для считывания первого элемента потребуется 5тактов шины данных, а для каждого последующего элемента -по 3.

В системах с большей тактовой частотой для надежного взаимодействия процессора с памятью используется памятьEDODRAM. 1

Работа EDOво многом напоминает работуFРМDRAM -активизирует строка памяти, а затем активизируется ее столбец. Но после нахождения элемента данных вместо деактивизации столбца и блокирования выходного буфера (что происходит вFPМFRАМ)память типаEDOсохраняет выдаваем данные в дополнительных выходных регистрах до обращения к следующему столбцу или начала следующего цикла чтения, тем самым увеличивая интервал времени хранения выходных данных, в связи с чем память и получила название Ехtended DataOutput -память с расширенной выдачей данных. Сохраняя выходной буфер включенным, памятьEDOустраняет состояниеожидания, и пакетные передачи производятся быстрее. Для страничного режима данный тип памяти обеспечивает время доступа около 30нс. Для памятиEDOгрупповые операции описываются количеством циклов х-2-2-2.

Для нового типа памяти ВEDO(Вигst EDO)операции обменаосуществляются пакетами данных. Доступ к данным конвейеризирован.Цикл страничного доступа разделен на два этапа. При чтении из памяти напервомэтапе данные из матрицы памяти помещаются в выходной регистр, а на втором этапе на шине данных формируются логические уровни,соответствующиесодержимому этого регистра. Количество циклов ожидания благодаряконвейеризации еще более снижается до х-1-1-1.

Основным недостатком памяти EDOявляется то, что использовать ееможно лишь на частотах до 66МГц, тогда как частота работы системной шины на сегодняшний день значительно выше (75, 83, 100и более МГц).

Самым быстродействующим на сегодняшний день типом основной памяти является синхронная динамическая памятьSDRAM(Sуnсhrоnоus DRАМ),изготовляемая по БиКМОП (Вi-СМ0S) технологии и имеющаявремя доступа 7-10нс.

Основной особенностью SDRAMявляется синхронизация всех ее опе­раций с тактовыми сигналами процессора. Это упрощает реализациюинтерфейсовуправления и уменьшает время обращения к столбцу матрицы.SDRAMсодержит внутренний пакетный счетчик, который может исполь­зоваться для инкрементного увеличения адреса столбца в режиме пакет­ного обращения. Это позволяет инициировать новое обращение кSDRAMпамяти до завершения предыдущего.

Групповой обмен для такой памяти описывается формулой х-1-1-1,так же как и дляВEDO,однако, в отличие от последней,SDRAMможет рабо­тать на частотах 67, 83, 100, 125МГц. В дальнейшем планируется выпуск микросхем на 167, 200, 250МГц. Ввиду достаточно высокой стоимости применяется подобная память, в основном в дорогих высокопроизводи­тельных серверах и рабочих станциях. Тем не менее, к 1999г. прогнозиру­ется вытеснение данным типом памяти наиболее распространенной на се­годняшний деньEDODRAM.

Дальнейшим развитием SDRAMявилась разработанная технологиче­ским лидером в производстве микросхем памяти компаниейSаmsung SDRAM-11, работающая с удвоенной тактовой частотой шины данных. Операции чтения и записи для такой памяти выполняются дважды за один такт -по переднему и заднему фронтам тактового импульса. Пропускная способностьSDRAM-11 составляет 1,6Гбайт/с при тактовой частоте шины100МГц. В дальнейшем планируется создание памятиSDRAM-Ш, для которой соответствующие значения составляют 2,4Гбайт/с и 150МГц.

Использовать такую быструю память в качестве основной памяти ком­пьютера не всегда экономически целесообразно. Чаще используют более медленную основную память совместно с быстрой, но небольшой по объ­ёму статической кэш-памятью