Основы автоматизации Ямный,Яновский

чений аргументов функции, на которых она принимает единичное значение. В дальнейшем такие наборы будем называть единичными.

Для составления структурной формулы булевой функции в СДНФ по ее таблице истинности достаточно записать дизъюнкцию минтермов для всех единичных наборов функции. При этом символ любой переменной этой функции в минтерме берется со знаком отрицания (инверсии), если конкретное значение этой переменной в рассматриваемом наборе равно 0.

Поясним сказанное на примере. Пусть булева функция y' = = f (x3,x2,x1,x0) задана таблицей истинности (табл. 3.4). Структурная формула этой функции в СДНФ

y´= x3 x2 x1 x0	+	x3 x2 x1 x0	+ x3 x2 x1 x0 + x3 x2 x1 x0	+
+ x3 x2 x1 x0	+	x3 x2 x1 x0	+ x3 x2 x1 x0 + x3 x2 x1 x0 .	(3.1)

Таблица 3.4

Номер	x3	x2	x1	x0	y'	y"
набора
0	0	0	0	0	1	1
1	0	0	0	1	0	Ф
2	0	0	1	0	1	1
3	0	0	1	1	0	1
4	0	1	0	0	0	1
5	0	1	0	1	0	1
6	0	1	1	0	1	0
7	0	1	1	1	1	0
8	1	0	0	0	1	Ф
9	1	0	0	1	0	0
10	1	0	1	0	1	0
11	1	0	1	1	0	0
12	1	1	0	0	0	0
13	1	1	0	1	0	0
14	1	1	1	0	1	Ф
15	1	1	1	1	1	1

Структурная формула булевой функции в СКНФ представляет собой логическое произведение ее макстермов, составленных для тех наборов значений аргументов этой функции, на которых она принимает нулевое значение. В дальнейшем такие наборы будем называть нулевыми.

Для записи структурной формулы булевой функции в СКНФ по ее таблице истинности достаточно составить логическое произведение макстермов для нулевых наборов этой функции. При этом символ любой переменной этой функции в макстерме берется со знаком отрицания, если конкретное значение этой переменной

в рассматриваемом наборе равно 1. Структурная формула в СКНФ функции y', приведенной в табл. 3.4

имеет вид:

y' = (x3 + x2 + x1 + x0 )·(x3 + x2 + x1 + x0 )· (x3 + x2 + x1 + x0 )·

·(x3 + x2 + x1	+ x0 )· (x3 + x2 + x1 + x0 )·(x3 + x2 + x1 + x0 )·
(x3	+ x2 + x1 + x0 ) (x3 + x2 + x1 + x0 ).	(3.2)

31

Структурные формулы булевых функций в СДНФ и СКНФ эквивалентны и могут быть преобразованы одна в другую.

3.4. Минимизация булевых функций

Одна и та же булева функция в одном и том же базисе может быть представлена различными структурными формулами. Эти формулы служат основой для построения цифровых устройств, реализующих заданные булевы функции. При этом сложность цифровых устройств целиком и полностью определяется видом используемой структурной формулы. Поэтому при построении цифровых устройств возникает задача нахождения такой структурной формулы, которая обеспечивает минимум затрат оборудования при наличии заданного набора логических элементов (И, ИЛИ, НЕ) с определенными техническими характеристиками. Нетрудно заметить, что предъявляемому требованию будет удовлетворять та разновидность структурной формулы, которая состоит из наименьшего количества членов при наименьшем, по возможности, общем числе переменных.

Такая частная задача оптимизации булевой функции только по одному критерию получила название минимизации. Из достаточно большого числа приемов и методов минимизации рассмотрим два, наиболее часто используемых на практике.

Метод тождественных преобразований. Метод тождественных преобразований основан на непосредственном использовании законов булевой алгебры и следствий из них для упрощения структурных формул. Наиболее часто применяются правила склеивания и правило поглощения.

Для иллюстрации метода тождественных преобразований упростим булеву функцию, структурная формула которой

f (x2,x1,x0) = x2 x1 x0 + x2 x1 x0 + x2 x1 x0 + x2 x1 x0

(3.3)

задана в СДНФ. Воспользуемся свойством логического сложения x = x + x, а затем произведем все возможные склеивания элементарных конъюнкций

f (x2,x1,x0) = ( x2 x1 x0 + x2 x1 x0 ) + ( x2 x1 x0 + x2 x1 x0 ) +

+(x2 x1 x0	+ x2 x1 x0 ) = x1 x0 + x2 x0	+ x2 x1.	(3.4)

В результате склеивания получили структурную формулу в дизъюнктивной нормальной форме, число и ранг элементарных конъюнкций в которой меньше, чем в исходной структурной формуле.

Применение метода тождественных преобразований затруднительно при большом числе переменных.

32

Табличный метод минимизации. Табличный метод минимизации булевых функций основан на применении карт Карно. Карты Карно – это графическое представление таблиц истинности в виде специальных прямоугольных таблиц с числом клеток, равным числу всех возможных наборов значений аргументов минимизируемой функции. Клетки карты нумеруются, причем их номера совпадают с номерами соответствующих им наборов (рис. 3.4). Чтобы задать некоторую булеву функцию с помощью карты Карно, необходимо в клетках, соответствующих единичным наборам этой функции, записать 1, а в клетках, соответствующих нулевым наборам, записать 0.

Возможность применения карт Карно для минимизации булевых функций обусловлена тем, что в соседних (как по вертикали, так и по горизонтали) клетках карты находятся соседние (в логико-математическом смысле) элементарные конъюнкции или дизъюнкции структурной формулы минимизируемой булевой функции. Для обеспечения выполнения этого условия столбцы и строки карт Карно нумеруют в коде Грея, причем каждому двоичному разряду ставят в соответствие определенную переменную функции (рис. 3.4).

х1х0		01	11	10		х1х0
	00						00	01	11	10
	0	1	3	2		x3x2
					а		0	1	3	2
х1х0						00
						01	4	5	7	6
х2	00	01	11	10
0	0	1	3	2		11	12	13	15	14
1	4	5	7	6	б	10	8	9	11	10 в
		Рис. 3.4.		Карты Карно функций двух (а), трех (б) и
				четырех (в) переменных

Процесс минимизации по картам Карно эквивалентен одноили многократному преобразованию структурной формулы по правилу склеивания и заключается в объединении прямоугольными контурами групп клеток, соответствующих единичным (для СДНФ) или нулевым (для СКНФ) наборам. Число клеток в контуре должно равняться целой степени числа 2, причем одна и та же клетка может входить в несколько контуров минимизации. В результате минимизации в двоичном обозначении каждого контура сокращаются переменные, входящие в исходную совокупность наборов переменных в прямом и инверсном виде.

33

Минимизированная структурная формула записывается на основе меньшей совокупности контуров минимизации, которые охватывают все единичные либо все нулевые в зависимости от использования СДНФ или СКНФ наборы. В случае СДНФ минимизированная структурная формула представляет собой логическую сумму, каждое слагаемое которой является элементарной конъюнкцией, соответствующей одному из контуров минимизации. В случае СКНФ такая формула записывается в виде логического произведения, сомножителями которого являются элементарные дизъюнкции контуров, охватывающих все нулевые наборы.

Примеры минимизации таблично заданной булевой функции у' (табл. 3.4) на основе СДНФ и СКНФ приведены на рис. 3.5.

х1х0				00			01			11			10						х1х0				00	01			11			10
х3х2																			х3х2
				1			0			0					1								1	0			0			1
00																			00
01				0			0												01				0	0			1			1
											1				1
																			11
11				0			0				1				1								0	0			1			1
																		а	10
10				1			0			0					1								1		0		0			1		б
																			y′ = (x2						+ x1 ) +(x
					y′ = x				x + x			2	x		0														2 + x0 )
								2		1
					Рис. 3.5. Минимизация функции четырех переменных
														в СДНФ (а) и СКНФ (б)
х1х0				00			01			11					10				х1х0				00	01			11			10
х3х2																			х3х2
00					1		Ф			1					1				00				1		Ф		1			1
															0
				1			1			0													1	1
01																			01									0		0
11				0			0				1				Ф				11								1			Ф
																							0	0
10							0			0									10
					Ф										0
																		а					Ф	0			0			0		б

Рис.3.6. Минимизация не полностью определенной функции в СДНФ (а) и СКНФ (б)

Если булева функция определена не полностью, т. е. безразлично, какие она принимает значения на некоторых наборах значений аргументов, то ее дополняют таким образом, чтобы максимально упростить структурную формулу. В табл. 3.4 в качестве примера приведена булева функция у'' со следующими номерами единичных 0, 2, 3, 4, 5, 15 наборов,

34

нулевых 6, 7, 9, 10, 11, 12, 13 наборов и неопределенных 1, 8 и 14 наборов. В этой таблице значения функции на неопределенных наборах обозначены буквой Ф. Карты минимизации функции у'' на основе СДНФ и СКНФ приведены на рис. 3.6. Минимизированные структурные формулы, соответствующие этим картам Карно, могут быть записаны следующим образом:

у'' = x3 x2 + x3 x1 + x3 x2 x1 ,

у'' = (x3 + x1 )(x3 + x2 )(x3 + x2 + x1 ).

Табличный метод минимизации булевых функций очень удобен при числе аргументов, не превышающих пять. При шести и большем числе переменных этот метод минимизации становится громоздким. В этом случае применяются табличные способы минимизации, позволяющие использовать точные компьютерные методы. В данной книге эти методы минимизации не рассматриваются.

35

Лекция 4 ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

Для уменьшения объема, веса, потребляемой энергии и стоимости при одновременном повышении надежности и быстродействия в конце 50-х годов прошлого века была выдвинута идея совместного изготовления радиоэлектронных элементов и их взаимных соединений. Развитие этой идеи явилось началом нового направления в радиоэлектронике, получившего название микроэлектроники. Разработанный в результате метод изготовления в общем технологическом цикле всей совокупности элементов схемы и их соединений получил название метода интеграции элементов, а создаваемые миниатюрные схемы стали называть интегральными микросхемами или просто интегральными схемами (ИС).

Классификация ИС по выполняемым функциям основывается на их делении на два основных класса – аналоговые и цифровые.

Аналоговые ИС предназначены для преобразования и обработки аналоговых сигналов.

К цифровым относятся ИС, предназначенные для преобразования и обработки цифровых сигналов.

Особым видом ИС являются ИС цифро-аналоговых преобразователей и аналого-цифровых преобразователей, предназначенных для преобразования соответственно цифровых сигналов в аналоговые сигналы и аналоговых сигналов в цифровые.

Изготовление цифровых устройств в интегральном исполнении способствует повышению их эффективности как за счет непосредственного увеличения функциональной емкости единицы объема (например, число бит памяти в единице объема), так и за счет увеличения быстродействия устройств. С уменьшением размеров элементов уменьшаются их паразитные емкости, а уменьшение расстояния между элементами приводит к уменьшению времени передачи сигналов.

В настоящее время насчитывается огромное число разновидностей цифровых ИС. Их обновление происходит исключительно высокими темпами в направлении увеличения быстродействия, снижения потребляемой мощности, расширения логических возможностей, снижения стоимости, повышения надежности за счет:

–совершенствования схемного решения ЛЭ (уменьшения размеров

ичисла компонентов в ЛЭ, изменения режимов его работы);

–совершенствования технологии, приводящей к снижению геометрических размеров элементов и, следовательно, к повышению быстродействия;

36

– применения новых материалов, например арсенида галлия. Комплект ИС, имеющих единое конструктивно-технологическое

исполнение, принято называть серией.

4.1. Параметры логических ИС

Ниже рассмотрены основные параметры цифровых ИС.

Время задержки распространения сигнала внутри ИС при ее переключении из состояния логической единицы в состояние логического нуля

t1з,д0.р представляет собой интер-

вал времени между выходным и входным сигналами при переходе выходного сигнала ИС от напряжения высокого уровня к напряжению низкого уровня. Интервал времени измеряется на уровне 0,5 напряжений входного и выходного сигналов

(рис. 4.1).

Время задержки распространения сигнала внутри ИС при ее переключении из состояния логического нуля в состоя-

UВХ

0,9UВХ

0,5UВХ

UВХ

0,1UВХ

t

1,0

0,1

UВЫХ

tзд.р

tзд.р

0,9UВЫХ

0,5UВЫХ

UВЫХ

0,1UВЫХ

t

t0,1

t1,0

Рис. 4.1. Временные диаграммы сигналов логического элемента НЕ

ние логической единицы t 0зд,1.р представляет собой интервал времени меж-

ду выходным и входным сигналами при переходе выходного сигнала ИС от напряжения низкого уровня к напряжению высокого уровня. Интервал времени измеряется на уровне 0,5 напряжений входного и выходного сигналов (рис. 4.1).

Время перехода ИС из состояния логической единицы в состояние логического нуля (длительность среза импульса) t1,0 определяется как ин-

тервал времени, в течение которого напряжение на выходе ИС переходит от напряжения высокого уровня к напряжению низкого уровня. Интервал времени измеряется на уровнях 0,9 и 0,1 напряжения выходного сигнала

(рис. 4.1).

Время перехода ИС из состояния логического нуля в состояние логической единицы (длительность фронта импульса) t0,1 определяется как интервал времени, в течение которого напряжение на выходе ИС переходит от напряжения низкого уровня к напряжению высокого уровня. Интервал времени измеряется на уровнях 0,1 и 0,9 напряжения выходного сигнала (рис. 4.1).

37

Основной оценкой быстродействия ИС является среднее время за-

держки распространения сигнала t зд.р.cp = (t1з,д0.р + t 0зд,1.р )/2.

Помехоустойчивость характеризуется наибольшим значением напряжения помехи Uпом, воздействие которой на вход ИС не вызывает ее ложного срабатывания.

Для более полной оценки помехоустойчивости ИС наряду со статической помехоустойчивостью необходимо учитывать ее помехоустойчивость в динамическом режиме. Динамическая помехоустойчивость ИС определяется длительностью, амплитудой и формой помехи и зависит от ее статической помехоустойчивости.

Нагрузочная способность (коэффициент разветвления по выходу)

определяется числом аналогичных схем, которые могут быть подключены к выходу данной схемы без нарушения ее работоспособности.

Коэффициент объединения по входу определяется числом входов ИС, по которым реализуется логическая функция.

Потребляемая мощность Рпотр – это мощность, потребляемая ИС от источника питания. Так как потребляемая мощность оказывается максимальной в момент переключения ИС, ее измерение производится в динамическом режиме при подаче на вход управляющих импульсов определенной частоты.

Энергия переключения ИС – величина, равная произведению среднего времени задержки распространения сигнала и потребляемой мощно-

сти, т. е. Э = t зд.р.cp · Рпотр. Этот параметр используется для сравнения ИС

различных серий. Для идеального ЛЭ должны быть малыми как потребляемая мощность, так и время задержки распространения сигнала. Поэтому принято считать, что чем ниже величина энергии переключения, тем лучше серия ИС.

4.2. Интегральные схемы транзисторно-транзисторной логики

Интегральные схемы транзисторно-транзисторной логики в настоящее время широко используются в качестве элементной базы цифровых устройств. Существуют две разновидности транзисторно-транзисторной логики:

–транзисторно-транзисторная логика без диодов Шоттки (ТТЛ);

–транзисторно-транзисторная логика с диодами Шоттки (ТТЛШ). Рассмотрим принцип работы ИС первой разновидности транзистор-

но-транзисторной логики на примере ЛЭ И-НЕ ИС серии К155. Схема этого ЛЭ приведена на рис. 4.2.

38

	Схема содержит три основных кас-						+5 B
	када: входной на транзисторе VТ1, фазо-						+5B
					R1	R2R2	R4
	разделительный на транзисторе VТ2 и
					R1		R4
	выходной на транзисторах VТ3 и VТ4.				VT1		VT4VT4
	Входной	каскад	рассматриваемого		VT1	VT2
	ЛЭ комбинирует входные сигналы и оп-				A
	ределяет реализуемую булеву функцию.				A		VD
					BB
							VD
	С целью повышения быстродействия он						Y
	выполнен на основе		многоэмиттерного		R3		Y
							VT3
					R3
	транзистора, имеющего низкое входное
	сопротивление.	Основное		структурное
	отличие многоэмиттерного			транзистора
	от обычного биполярного транзистора за-				Рис. 4.2. Логический элемент
	ключается в наличии нескольких (в рас-				И-НЕ ИС серии К155
	сматриваемой схеме двух) независимых
	эмиттеров и общих для них базы и коллектора. При этом транзистор вы-
	полнен таким образом, что прямое взаимодействие между эмиттерами
	через разъединяющий их участок базы практически исключается.
	Фазоразделительный каскад, реализованный на транзисторе VT2,
	обеспечивает в любой момент времени открытое состояние транзистора
	VT3 и закрытое состояние транзистора VT4 либо открытое состояние
	транзистора VT4 и закрытое состояние транзистора VT3. Это позволяет
	выбрать малое сопротивление резистора R4. Поэтому ЛЭ имеет низкое
	выходное сопротивление при			формировании на выходе как логического
	нуля, так и логической единицы. Это способствует увеличению быстро-
	действия ЛЭ благодаря уменьшению времени перезаряда паразитных
	емкостей, подключенных к выходу ЛЭ.
	Если на оба входа А и В одновременно поданы напряжения высоко-
	го уровня (лог. 1), обе транзисторные структуры транзистора VТ1 нахо-
	дятся в инверсном режиме, так как его эмиттерные переходы смещены в
	обратном направлении, а коллекторный переход – в прямом. Коллектор-
	ный ток транзистора VТ1 открывает транзистор VТ2, в результате чего
	транзистор VТ3 переводится в проводящее состояние, а транзистор VТ4 –
	в закрытое состояние (режим отсечки) и на выходе формируется напря-
	жение низкого уровня (лог. 0). При появлении, по крайней мере, на од-
	ном входе напряжения низкого уровня соответствующая транзисторная
	структура транзистора VТ1 переходит в режим насыщения. При этом на
	его коллекторе формируется низкий потенциал, транзисторы VТ2 и VТЗ
	переводятся в режим отсечки, а транзистор VТ4 – в проводящее состоя-

39

ние и на выходе базового логического элемента формируется напряже-
ние высокого уровня. Таким образом, Y = A B .
			+5B	Малое	выходное	сопротивление
R1	R3		R5	рассмотренных ЛЭ исключает возмож-
				ность их объединения по выходу. Ука-
				занного недостатка лишена схема маги-
VT1		VT5	VT6	стрального	усилителя	ТТЛ с трехста-
AA	VT3			бильным выходом (рис. 4.3), отличаю-
B
B			VD2	щаяся от предыдущей схемы наличием
	VD1
			Y	состояния с высоким выходным сопро-
Упр.			Y	тивлением.
	VT2		VT4	Перевод схемы в это состояние
	R2	R4		обеспечивается подачей на управляю-
				щий вход Упр напряжения высокого
				уровня, переводящего транзистор VТ2 в
Рис. 4.3. Магистральный				проводящее состояние и удерживающе-
усилитель ТТЛ с				го транзистор VТ1 в режиме насыще-
трехстабильным выходом				ния, а транзисторы VТЗ и VT4 – в режи-
				ме отсечки. В то же время открытый
транзистор VТ2 шунтирует коллекторную цепь транзистора VТ3, благо-
даря чему транзисторы VТ5 и VТ6 также будут закрыты. В этом случае
выход схемы находится в третьем состоянии – состоянии высокого вы-
ходного сопротивления. При наличии напряжения низкого уровня на
управляющем входе состояние выхода этой схемы определяется состоя-
нием ее информационных входов А и В.
Основными недостатками ИС серии К155 являются большая по-
требляемая мощность и большая задержка					распространения сигналов
(табл. 4.1). Предпринимались попытки уменьшить потребляемую мощ-
ность (ИС серии К134) путем увеличения сопротивлений резисторов R1,
R2 и R4 (рис. 4.2) и увеличить быстродействие (ИС серии К131) путем
уменьшения сопротивлений этих же резисторов. Однако эти попытки не
увенчались успехом, так как уменьшение потребляемой мощности со-
провождалось снижением быстродействия, а увеличение быстродействия
приводило к увеличению потребляемой мощности (табл. 4.1). Поэтому в
70-х годах прошлого века ИС ТТЛ стали активно заменяться ИС ТТЛ с
диодами Шоттки (ТТЛШ). В настоящее время ИС серий К155, К134 и
К131 сняты с производства.
Логические элементы ИС серий К155, К134, К131 относятся к так
называемым насыщенным логическим элементам, поскольку их транзи-
сторы в проводящем состоянии находятся в режиме насыщения. Ограни-

40