Основы автоматизации Ямный,Яновский

xx1 1 1

1

x2 x2

x3

x0

x0

1

CD

1

y

y0y0

x1

y00

x1

2

x2

3

x2

2

y

y1

y11

y1

x3

4

а

x3

б

Рис. 5.17. Структурная схема (а) и условное обозначение (б) шифратора кода 1 из 4

x0 x1

x2

x3 y0 y1

Рис. 5.18. Временные диаграммы сигналов шифратора кода 1 из 4

Полный дешифратор имеет n информационных входов и 2n выходов. Полный дешифратор без стробирования описывается следующими структурными формулами:

y0 = xn−1 xn−2 ... x1 x0 , y1 = xn−1 xn−2 ... x1 x0 ,

.

. (5.11)

.

yn−2 = xn−1 xn−2 ... x1 x0 ,

yn−1 = xn−1 xn−2 ... x1 x0 .

Дешифратор может быть построен непосредственно по структурным формулам (5.11) без какого-либо их логического преобразования. При этом каждая структурная формула реализуется отдельным ЛЭ И с числом входов, равным количеству входных переменных. При построении дешифратора на элементах И-НЕ на его выходах формируются не функции yi, а их инверсии.

Как видно из структурных формул 5.11, на входы ЛЭ И необходимо подать как прямые, так и инверсные значения входных переменных. Поэтому цепи передачи входной информации должны в общем случае содержать инверторы.

Структурная схема полного дешифратора на два входа без стробирования с прямыми выходами и его условное обозначение приведены на рис. 5.19. Выходы дешифратора принято обозначать таким образом, что индекс при букве y является десятичным эквивалентом распознаваемого входного кода. Временные диаграммы работы такого дешифратора, построенного на идеальных логических элементах, не задерживающих выходные сигналы, приведены на рис. 5.20.

61

&

y0

Рис. 5.19. Структурная

DC

0

y

0

1

1

y0

x0

1

DC

1

y1

схема (а) и условное

xx00

&

обозначение (б) дешиф-

y

1

x1

2

2

y2

y1

ратора на два входа без

&

3

y3

стробирования

yy22

1

1

&

а

б

y

3

xx1 1

y3

х0

х1

Рис. 5.20.

Временные диаграм-

y0

мы работы полного дешифрато-

y1

ра на два входа с прямыми вы-

ходами

y2

y3

Задержки распространения сигналов при включении и выключении реальных логических элементов могут привести к появлению на выходах дешифраторов импульсных помех (рис. 5.21).

х0

х1 y0

y1 y2

y3

50 нс

100 нс

150 нс

200 нс

250 нс

Рис. 5.21. Временные диаграммы работы дешифратора на два входа без стробирования, выполненного на ЛЭ КР1531

Применение логических элементов с меньшими задержками распространения сигналов лишь уменьшает длительность этих помех, но не устраняет их полностью.

Альтернативой дешифраторам без стробирования являются дешифраторы со стробированием. Схема такого дешифратора на два входа и его условное обозначение приведены на рис. 5.22, а и рис. 5.22, б соответственно, а на рис. 5.23 – временные диаграммы его сигналов.

62

&

y0

y0

Рис. 5.22. Структурная

x0

1

DC

0

x0

1

1

&

y1

x1

2

DC

1

y1

схема (а) и условное обо-

y2

2

y2

значение (б) дешифрато-

&

C

y

ра на два входа со стро-

x1

1

1

&

y3

C

3

3

бированием

C

а

б

х0

х1

С

y0

y1

y2

y3

50 нс

100 нс

150 нс

200 нс

250 нс

Рис. 5.23. Временные диаграммы сигналов дешифратора на два

входа со стробированием, выполненного на ЛЭ КР1531

Наличие стробирующего входа (их может быть несколько) позволя-

ет на базе дешифраторов с числом входов n

y4

DC

0

со стробированием строить дешифраторы с

1

y5

x0

1

2

числом входов n + 1 без стробирования. На

2

y6

рис. 5.24 приведен пример построения полно-

C

3

y7

го дешифратора на три входа без стробирова-

x1

y0

ния на базе двух дешифраторов на два входа

1

DC

0

со стробированием.

2

1

y1

2

y2

5.6. Селекторы-мультиплексоры

1

C

3

y3

x2

и демультиплексоры

Рис. 5.24. Полный

Селектор-мультиплексор

представляет

дешифратор на три

собой устройство, имеющее n информацион-

входа

ных входов, w адресных входов (n ≤ 2w), один

выход и предназначенное для подключения к выходу одного из информационных входов. Селектор-мультиплексор можно рассматривать как многопозиционный переключатель, значение сигнала на выходе которого определяет положение скользящего контакта (рис. 5.25). Положением его управляет сигнал выбора (комбинация сигналов на адресных

63

входах), который указывает, какой из информационных входов должен быть соединен с выходом.

Схема селектора-мультиплексора на четыре входа и его условное обозначение приведены на рис. 5.26.

Входы	Выбор	D0		&			D0	MS
							D1
		D1		&
							D2	Y
		D2		&	1	YY	D3
		D3			а		A	б
Выход				&			B
		1	1
Рис. 5.25. Коммутация данных		AA		Рис. 5.26.		Структурная схема
		1	1	(а) и условное обозначение (б)
с помощью селектора-		BB
				селектора-мультиплексора на
мультиплексора					четыре входа

Если обозначить информационные сигналы буквами D0, D1, D2 и D3, адресные сигналы буквами А и В (А – младший разряд), то правило функционирования селектора-мультиплексора на четыре входа можно определить следующей структурной формулой:

Y = D0				+ D1		A + D2 B		+ D3 B A.	(5.12)
	B		A		B		A

Временные диаграммы сигналов такого селектора-мультиплексора приведены на рис. 5.27.

D0 D1 D2 D3

A

B

Y

0,8 мкс

1,6 мкс

2,4 мкс

3,2 мкс

Рис. 5.27. Временные диаграммы сигналов селектора-мультиплексора на четыре входа

Для расширения функциональных возможностей серийно выпускаемые селекторы-мультиплексоры наряду с адресными и информационными входами могут иметь стробирующий вход С, а также прямой и инверсный выходы.

64

Демультиплексор имеет один информационный вход, w адресных

входов и n (n ≤ 2w) информационных
выходов. Он предназначен для подклю-	Вход
чения информационного входа к одно-
му из его выходов. Демультиплексор
можно рассматривать как многопозици-
					Выходы
онный переключатель (рис. 5.28), в ко-
	Выбор
тором положение скользящего контакта	Рис.5.28. Коммутация данных с
определяет подключаемый к информа-
ционному входу выход. Положением	помощью демультиплексора

этого контакта управляет сигнал выбора (комбинация сигналов на адресных входах), который указывает, какой из выходов должен быть соединен с входом.

Работа демультиплексоров описывается теми же структурными формулами, которые описывают работу дешифратора со стробированием. Поэтому демультиплексор может быть реализован на базе дешифратора со стробированием, при этом строби-

0

D0

рующий вход дешифратора играет роль ин-

A

DC

B

1

DC

1

D1

формационного

входа демультиплексора, а

2

2

D2

информационные входы дешифраторы – роль

D

C

3

D3

адресных входов демультиплексора.

Рис.5.29.

Демультиплексор

Поскольку демультиплексор – это тот

же дешифратор, но с другим функциональ-

ным назначением, условное обозначение для него не вводится. Исполь-

зование

дешифратора в качестве демультиплексора

иллюстрируется

рис. 5.29 и рис. 5.30.

D

A

B

D0

D1

D2

D3

0,8 мкс

1,6 мкс

2,4 мкс

3,2 мкс

Рис. 5.30. Временные диаграммы сигналов демультиплексора

65

Лекция 6 ПОСЛЕДОВАТЕЛЬНОСТНЫЕ СХЕМЫ

К последовательностным схемам относятся цифровые устройства с памятью. Для записи правил работы последовательностных схем удобно ввести понятие «дискретное время». В соответствии с этим понятием непрерывная шкала времени разделена на отдельные, в общем случае неравные интервалы (такты), границы которых определяются изменениями како- го-либо входного сигнала. Такты принято нумеровать целыми положительными числами (0-й такт, 1-й такт и т. д.). В последовательностных схемах

выходные сигналы y1n , y2n ,..., ymn в n-такте определяются не только текущими значениями входных сигналов x1n , x2n ,..., xln , но и состоянием схемы в

предшествующем (n – 1)-м такте. Каждое состояние цифровой схемы соответствует двоичному коду, записанному в ее элементах памяти.

В этом разделе будут рассмотрены последовательностные схемы, выходные сигналы в которых снимаются непосредственно с выходов элементов памяти.

Дляописаниятакихсхемдостаточнозадатьсистемубулевыхфункций

Q1n = f1 (x1n , x2n ,..., xln ,Q1n−1,Q2n−1,...,Qmn−1 ), Q2n = f2 (x1n , x2n ,..., xln ,Q1n−1,Q2n−1,...,Qmn−1 ),

…………………………………. (6.1) Qmn = fm (x1n , x2n ,..., xln ,Q1n−1,Q2n−1,...,Qmn−1 ),

устанавливающую связь между состоянием последовательностной схемы в n-м такте Qmn ,...,Q2n ,Q1n с входными сигналами в n-м такте xln ,..., x2n , x1n и состоянием схемы в предшествующем (n – 1)-м такте Qmn−1,...,Q2n−1,Q1n−1 .

С целью сокращения описания схемы систему (6.1) более компактно задают в виде таблицы переключения.

6.1. Триггеры

Триггером называется устройство, которое может находиться в одном из двух состояний устойчивого равновесия и скачкообразно переключаться из одного состояния в другое под действием внешних сигналов. Триггер является элементом памяти. Он предназначен для хранения одного бита информации и является основой всех последовательностных схем (цифровых устройств с памятью).

66

Триггер имеет два выхода: прямой Q и инверсный Q . Одно из его

устойчивых состояний характеризуется наличием уровня логической единицы на прямом выходе и уровня логического нуля на инверсном выходе. Это состояние принято называть состоянием «логическая 1» (единичным). В состоянии «логический 0» (нулевом) уровень логической единицы формируется на инверсном выходе, а на прямом выходе – уровень логического нуля.

Различают два типа входов триггеров: информационные и исполнительные. Сигналы на информационных входах в n-м такте и состояние триггера Qn−1 в (n – 1)-м такте однозначно определяют, каким будет но-

вое состояние триггера Qn . В это состояние триггер может перейти под

действием сигналов на исполнительных (синхронизирующих) входах. Важнейшими параметрами триггеров являются быстродействие и

время срабатывания. Быстродействие триггера определяют как максимальное число его переключений в единицу времени, время срабатывания – как время перехода триггера из одного состояния в другое.

Триггеры классифицируют по способу записи информации, способу синхронизации и способу организации логических связей. По способу записи информации различают несинхронизируемые (асинхронные) и синхронизируемые (синхронные) триггеры. По способу синхронизации различают синхронные триггеры со статическим управлением записью (стробируемые триггеры), синхронные триггеры с динамическим управлением записью и двухступенчатые триггеры. По способу организации логических связей различают RS-, D-, T-, JK-триггеры и триггеры других типов.

Асинхронные RS-триггеры. Асинхронные RS-триггеры являются простейшими схемами с двумя устойчивыми состояниями. Они имеют

два информационных входа S ( S ) и R ( R ) для установки схемы соответственно в единичное и нулевое состояния (для записи «1» и «0»). Различают RS-триггеры с инверсными (рис. 6.1, а) и прямыми (рис. 6.1, б) входами. Таблицы переключения этих триггеров (табл. 6.1 и табл. 6.2) показывают, в какое состояние перейдет соответствующий триггер после подачи на его входы любой возможной комбинации сигналов.

Работу RS-триггера можно описать характеристическим уравнением, которое представляет собой минимизированную структурную формулу, составленную на основании таблицы переключений по правилам, аналогичным правилам синтеза комбинационных схем. Структурные формулы для RS-триггеров с инверсными и прямыми входами имеют вид:

Qn =		n +Qn–1 Rn,	(6.2)
	S

67

Qn = S n +Qn–1		n.	(6.3)
	R

Для установки RS-триггера с инверсными входами в единичное состояние необходимо задать R = 1, S = 0. Комбинация R = 0, S = 1 ус-

танавливает триггер в нулевое состояние, комбинация R = 1, S = 1 переводит его в режим хранения ранее записанной в нем информации.

&

S Q

&

R Q

S T	QQ	R	1	QQ
	Q		Q	S T
R				QQ
	Q		1	R
	а			б
		S	Q

Рис. 6.1. Структурные схемы и условные обозначения асинхронных RS-триггеров с инверсными (а) и прямыми (б) входами

													Таблица 6.1
Таблица переключения RS-триггера с инверсными входами
Q n–1		S	n		R	n	Q n			Q		n	Примечание
0	0			0			1	1					Неопределенное состояние
0	0			1			1	0					Запись «1»
0	1			0			0	1					Запись «0»
0	1			1			0	1					Хранение «0»
1	0			0			1	1					Неопределенное состояние
1	0			1			1	0					Запись «1»
1	1			0			0	1					Запись «0»
1	1			1			1	0					Хранение «1»
													Таблица 6.2
Таблица переключения RS-триггера с прямыми входами
Q n–1	S n			R n			Q n				n		Примечание
									Q
0	0			0			0	1					Хранение «0»
0	0			1			0	1					Запись «0»
0	1			0			1	0					Запись «1»
0	1			1			0	0					Неопределенное состояние
1	0			0			1	0					Хранение «1»
1	0			1			0	1					Запись «0»
1	1			0			1	0					Запись «1»
1	1			1			0	0					Неопределенное состояние

Комбинация R = S = 0 устанавливает триггер в неопределенное

состояние. В этом состоянии на обоих его выходах Q и	Q	имеет место
напряжение логической единицы. При одновременном		появлении на

68

входах R и S напряжения логической единицы на выходах Q и Q формируется напряжение логического нуля. Возникает режим «го-

нок», когда каждый ЛЭ стремится изменить свое состояние. ЛЭ, сделавший это первым, зафиксирует триггер в соответствующем состоянии. Однако предсказать конечное состояние триггера невозможно, так как оно определяется временем задержки ЛЭ. По этой причине комбинация

входных сигналов S = R = 0 является запрещенной и не должна возникать в реальных условиях.

Асинхронные триггеры постоянно открыты для приема информационных сигналов. Переключение стробируемых триггеров возможно лишь во время действия импульса синхронизации на входе С.

Стробируемые RS-триггеры. Стробируемые RS-триггеры реализуются на базе асинхронных триггеров путем введения схемы управления, выполненной на двух ЛЭ И-НЕ (вентилях). Структурная схема и условное обозначение стробируемого RS-триггера с прямыми входами приведены на рис. 6.2.

S

Q

S

&

S T

S

T

Q C

R

C

Q

C

&

R

R

Q

C

R

Q

Рис. 6.2. Структурная схема и

Q

условное обозначение строби-

Рис. 6.3. Временные диаграммы

	руемого RS-триггера с прямыми	сигналов стробируемого
		RS-триггера с прямыми входами
	входами

Таблицы переключений стробируемых RS-триггеров аналогичны таблицам переключений асинхронных триггеров, но должны быть дополнены указанием значений синхроимпульса.

Работу стробируемого RS-триггера с прямыми входами иллюстрируют временные диаграммы его сигналов на рис. 6.3. Из диаграмм видно, что синхронизирующий импульс (С = 1) не оказывает никакого влияния на состояние триггера, если на его информационных входах установлен уровень логического нуля (S = R = 0), в случае S = С = 1 и R = 0 триггер установится в единичное состояние. Синхронизирующий импульс установит триггер в нулевое состояние, если S = 0 и R = 1. Комбинация входных сигналов S = С = R = 1 является запрещенной, так как приводит к появлению на обоих выходах триггера напряжения логической единицы.

D-триггер. Для всех ранее рассмотренных триггеров существует запрещенная комбинация входных сигналов, при которых они находятся в неопределенном состоянии. Избежать этой ситуации позволяет приме-

69

нение D-триггера. D-триггер имеет один информационный вход, называемый D-входом, и один исполнительный вход. Его характеристическое уравнение

Qn = Dn–1.

(6.4)

Стробируемй D-триггер (защелка) может быть получен из стробируемого RS-триггера, у которого один из информационных входов соединяется с другим через инвертор. Схема стробируемого D-триггера и его условное обозначение приведены на рис. 6.4. Из временных диаграмм сигналов стробируемого D-триггера (рис. 6.5) видно, что сигнал на выходе Q D-триггера в такте n + 1 повторяет сигнал, который был на входе D в предыдущем такте n.

	D	S T Q		D T
		C
	1		Q	C
		R
	C	а		б

Рис. 6.4. Структурная схема (а) и условное обозначение (б) стробируемого D-триггера

Q

Q

D

C

Q

Рис. 6.5. Временные диаграммы сигналов стробируемого D-триггера

В случае С = 1 изменение состояния информационного входа стробируемого D-триггера приводит к изменению его состояния. Этого недостатка лишены двухступенчатые триггеры.

Двухступенчатый D-триггер. Двухступенчатый D-триггер (рис. 6.6) состоит из двух триггеров – основного (стробируемого RS-триггера) и вспомогательного (стробируемого D-триггера). Из временных диаграмм сигналов двухступенчатого D-триггера (рис. 6.7) видно, что информация в основной триггер поступает только после ее приема во вспомогательный триггер и окончания импульса синхронизации, разрешающего запись входной информации во вспомогательный триггер. Такая последовательность в приеме информации достигается включением инвертора в цепь импульсов синхронизации для основного триггера.

D	D T	Q1									Q
C				S	T				Q		D TT
				C							Q
	C								Q
				R							C
	1
									а		б
			C1

Рис. 6.6. Структурная схема (а) и условное обозначение (б) двухступенчатого D-триггера

D

C

Q1

C1

Q

Рис. 6.7. Временные диаграммы сигналов двухступенчатого D-триггера

70