Режимы работы блока tsa

Биты RDM	Режим работы
00	Режим 1	Один TDM-канал с постоянными временными каналами
01	Режим 2	Один TDM-канал с переменными временными каналами
10	Режим 3.	Два TDM-канала с постоянными временными каналами
11	Режим 4.	Два TDM-канала с переменными временными каналами

Биты ENb и ENa определяют, работает ли маршрутизация на каналах TDMb и TDMa. Если бит ENx равен единице, то память SI RAM доступна при работе данного канала.

При режиме работы TDM-каналов с переменными временными каналами назначе­ние источников маршрутизации и параметров канала может быть изменено во время работы. Для этого SI RAM дополнительно делится на основную, с которой работает TSA в данный момент времени, и теневую, в которую пользователь вносит свои изменения в таблицу маршрутизации. Когда все изменения внесены, пользователь устанавливает соответствующие биты - CSRRa, CSRTa, CSRRb, CSRTb в регистре команд SICMR (рис. 5.83). Биты CSRRa и CSRRb, равные единице, задают смену назначения частей памяти для приемников каналов TDMa и TDMb соответственно, а биты CSRTa и CSRTb, равные единице, -для передатчиков каналов TDM. В результате происходит преобразо­вание теневой памяти (shadow RAM) в основную. Преобразование предусматривает смену внутреннего назначения частей памяти, теневая становится основной, а основная - те­невой. По окончании преобразования сбрасывается соответствующий бит CSRxx.

Характеристики временных каналов приведены в табл. 5.47.

Таблица 5.47

Характеристики временных каналов

Характеристика	Контроллеры
	МС68360	МРС860
Максимальное число каналов	32	64
Максимальная длина кадра, байт	32*16	64*16
Максимальное число каналов при приеме и передаче	32	64
в режиме 1
Максимальное число каналов при приеме и передаче	16	32
в режиме 2
Максимальное число каналов при приеме и передаче	16	32
в режиме 3
Максимальное число каналов при приеме и передаче	8	16
в режиме 4

Режим 1. SI RAM разделена на две части - по 64 ячейки у МРС860. Работает только канал TDMa- Теневая память не используется (табл. 5.48). Все ячейки расположены в ос­новной памяти. Максимальное число обрабатываемых временных каналов в кадре - 64.

CSRRa | CSRTa

CSRRb

CSRTb

Зарезервировано

Рис. 5.83. Формат регистра команд SICMR памяти маршрутизации

552

ПОДДЕРЖКА ПРОТОКОЛОВ В КОММУНИКАЦИОННЫХ КОНТРОЛЛЕРАХ

Таблица 5.48 Деление ячеек памяти маршрутизации между основной и теневой памятью

Адрес ячеек	Основная память	Теневая память
Режим 1: Приемника RXa канала TDMa Передатчика Тха канала TDMa	0-127 128-255	-
Режим 2: Приемника RXa канала TDMa Передатчика Тха канала TDMa	00-63 128-191	64-127 192-255
Режим 3: Приемника RXa канала TDMa Передатчика Тха канала TDMa Приемника RXb канала TDMb Передатчика ТхЬ канала TDMb	00-63 128-191 64-127 192-255	-
Режим 4: Приемника RXa канала TDMa Передатчика Тха канала TDMa Приемника RXb канала TDMb Передатчика ТхЬ канала TDMb	00-31 128-159 64-96 192-223	32-63 160-191 097-127 224-255

Режим 2. SI RAM разделена на четыре части - по 32 ячейки у МРС860. Максимальное число обрабатываемых временных каналов в кадре - 32. Работает только канал TDMa. Распределение памяти проиллюстрировано в табл. 5.48.

Режим 3. SI RAM разделена на четыре части - по 32 ячейки у МРС860. Максимальное число обрабатываемых временных каналов в кадре - 32. Работают оба TDM-канала. Тене­вая память не используется (табл. 5.48). Все ячейки расположены в основной памяти.

Режим 4. SI RAM разделена на восемь частей - по 16 ячейки у МРС860. Максималь­ное число обрабатываемых временных каналов в кадре -16. Работают оба TDM-канала (табл. 5.48).

Пользователь может в любой момент времени прочитать содержимое регистра ста­туса SI (SISTR), формат которого показан на рис. 5.84, и определить, какая часть SI RAM считается основной в текущий момент времени.

CSORa

CSOTa

CSORb

CSOTb |

Зарезервировано

Рис. 5.84. Формат регистра статуса SISTR памяти маршрутизации

Значение бита CRORa определяет адреса ячеек основной памяти, которые выделе­ны для работы с приемником RXa канала TDMa (табл. 5.49). Значение бита CROTa опре­деляет адреса ячеек основной памяти, которые выделены для работы с передатчиком ТХа канала TDMa (табл. 5.49).

Таблица 5.49 Основная память приемника и передатчика TDMa-канала

Адрес ячеек	Для приемника		Для передатчика
	Бит CRORa = 0	Бит CRORa = 1	Бит CROTa = 0	Бит CROTa = 1
При работе с одним TDM-каналом При работе с двумя TDM-каналами	0-63 0-31	64-127 32-63	128-191 128-159	192-255 160-191

553

КОММУНИКАЦИОННЫЕ МИКРОКОНТРОЛЛЕРЫ И СИСТЕМЫ НА ИХ ОСНОВЕ

Значения битов CRORb и CROTb определяют адреса ячеек основной памяти, ко­торые выделены для работы с приемником RXb и передатчиком ТХЬ канала TDMb (табл. 5.50). Значения этих битов имеют смысл, только если TSA настроен на работу с двумя TDM-каналами.

Таблица 5.50 Основная память приемника и передатчика ТОМЬ-канала

Адрес ячеек	Для приемника		Для передатчика
	Бит CRORa = 0	Бит CRORa = 1	Бит CROTa = 0	Бит CROTa = 1
При работе с двумя TDM-каналами	64-95	96-127	192-223	224-255

IDL-интерфейс. IDL интерфейс - полнодуплексный ISDN-интерфейс, предназначен­ный для подключения сетевых устройств к коммуникационному контроллеру. Для выхо­да на S/T-интерфейс требуется дополнительно на выводах контроллера подключать спе­циальный S/T-трансивер, например, Motorola MC145474.

Контроллер МРС860 поддерживает все каналы IDL-протокола в режимах работы basic ISDN и primary ISDN. В режиме basic ISDN данные передаются по трем временным кана­лам (В1 и В2 - 8-битные информационные каналы, D - 2-битный канал управления) в виде 20-битного кадра со скоростью 160 Кбит/с.

Коммуникационные контроллеры могут работать только как пассивные (slave) ISDN-устройства, поэтому тактовая частота и сигнал строба начала кадра должны поступать от внешнего активного (master) устройства. Все контроллеры поддерживают полнодуп­лексный режим обмена и имеют независимые линии приема и передачи данных, но одни и те же сигналы тактовой частоты и строба кадра используются и для приемника, и для передатчика. СРМ может обрабатывать IDL-протокол одновременно на двух TDM-кана­лах, причем каждый канал может иметь свои сигналы синхронизации и стробирования. Назначение сигналов IDL-интерфейса приведено в табл. 5.51.

Таблица 5.51