- •Путилин а.Б. Организация эвм и систем
- •Глава 11. Общая характеристика микропроцессоров 154
- •Глава 12. Интерфейсы программно-модульных и
- •Глава 13. Интерфейсы и шины персональных эвм 221
- •Введение
- •Глава 1 Представление информации в информационных системах
- •1.1. Понятие об информации и информационных процессах
- •1.2. Сигналы и информация
- •1.3. Виды информации и их классификация
- •1.4. Структура информации
- •1.5. Дискретизация сигналов при вводе в эвм
- •Контрольные вопросы
- •Глава 2 Аналоговые вычислительные устройства
- •2.1. Методы моделирования
- •2.2. Методы построения аналоговых вычислительных устройств
- •2.3. Основные характеристики аву
- •2.4. Функциональные устройства
- •2.5. Суммирующие и вычитающие устройства
- •2.6. Дифференцирующие устройства
- •2.7. Интегрирующие устройства
- •Контрольные вопросы
- •Глава 3 Цифровые вычислительные устройства
- •3.1. Основные понятия и определения цифровой вычислительной техники.
- •3.2. Характеристики эвм
- •3.3. Поколения эвм
- •Контрольные вопросы
- •Глава 4 Математическое введение в цифровую вычислительную технику.
- •4.1. Системы счисления, используемые в эвм
- •4.2. Формы представления числовой информации в эвм
- •4.3. Машинные коды чисел
- •4.4. Кодирование алфавитно-цифровой информации
- •4.5. Элементы алгебры логики
- •4.6. Функционально полные системы
- •4.7. Минимизация функций алгебры логики
- •Контрольные вопросы
- •Глава 5 Комбинационные цифровые устройства
- •5.1. Понятие о комбинационных и последовательностных цифровых устройствах
- •5.2. Базовые интегральные логические элементы
- •5.3. Синтез кцу
- •Контрольные вопросы
- •Глава 6 Типовые кцу
- •6.1. Дешифраторы
- •6.2. Шифраторы
- •6.3. Мультиплексоры
- •6.4. Сумматоры
- •Контрольные вопросы
- •Глава 7 Анализ работы кцу
- •7.1. Быстродействие кцу
- •7.2. Состязания в кцу
- •Контрольные вопросы
- •Глава 8 Понятие о пцу
- •8.1. Основные определения и структура пцу
- •8.2. Классификация триггеров
- •8.3. Асинхронный rs-триггер с прямыми входами
- •8.4. Синхронный rs–триггер со статическим управлением
- •8.5. Универсальный jk–триггер
- •Контрольные вопросы
- •Глава 9 Типовые пцу
- •9.1. Регистры
- •9.2. Cчетчики
- •9.3. Сумматоры на основе пцу
- •9.4. Построение запоминающих устройств
- •Контрольные вопросы
- •Глава 10 Аналого-цифровые и цифро-аналоговые преобразователи
- •10.1. Аналого-цифровые преобразователи (ацп)
- •10.2. Ацп с интегрированием
- •10.3. Ацп c последовательным сравнением
- •10.4. Ацп с преобразованием измеряемой величины в кодируемый временной интервал
- •10.5. Ацп двоичного поразрядного уравновешивания
- •10.6. Основные характеристики ацп
- •10.7. Цифро-аналоговые преобразователи (цап)
- •Контрольные вопросы
- •Глава 11 Общая характеристика микропроцессоров
- •11.1. Использование микропроцессоров в иит
- •11.2. Структура микропроцессоров
- •11.3. Классификация микропроцессоров
- •11.4. Программное управление мп
- •11.5. Особенности построения модульных мп
- •11.6. Принципы организации эвм с использованием мп
- •Контрольные вопросы
- •Глава 12 Интерфейсы информационных и вычислительных систем
- •12.1. Назначение и характеристики интерфейсов
- •12.2. Принципы организации интерфейсов
- •12.3. Классификация интерфейсов
- •12.4. Системные интерфейсы мини- и микроЭвм. Общая характеристика системных интерфейсов
- •12.5. Интерфейсы мини- и микроЭвм рдр –11
- •12.6. Интерфейсы мини- и микроЭвм nova
- •12.7. Интерфейсы 8- и 16-разрядных микроЭвм
- •12.8. Устройства согласования системных интерфейсов
- •Контрольные вопросы
- •Глава 13 Малые интерфейсы стандартных устройств
- •13.1. Общая характеристика
- •13.2. Интерфейс ирпр
- •13.3. Интерфейс ирпс
- •Глава 14
- •14.1. Программно-модульный интерфейс iec 625-1. Общая характеристика интерфейса
- •14.2. Логическая организация интерфейса
- •14.3. Схемы поддержки и бис для интерфейса
- •14.4. Локальные системы на базе интерфейса
- •14.5. Интерфейсы магистрально-модульных и мультимикропроцессорных систем. Развитие интерфейсов системы камак
- •14.6. Интерфейсы системы Multibus
- •14.7. Интерфейс системы Fastbus
- •Контрольные вопросы
- •Глава 15 Интерфейсы и шины персональных эвм
- •15.1. Общая характеристика интерфейсов
- •15.2 Последовательный и параллельный интерфейсы
- •15.3. Универсальная последовательная шина usb
- •Топология
- •Кабели и разъемы
- •15.4. Интерфейс портативных компьютеров (pcmcia)
- •15.5. Шины персональных компьютеров эвм серии pc/at
- •Факс-модем
- •Принтер
- •15.6. Локальные шины (Local bus и vl-bus)
- •15.7. Интерфейс FireWare
- •Контрольные вопросы
- •Литература
- •Термины и определения
10.5. Ацп двоичного поразрядного уравновешивания
Благодаря простоте и регулярности структуры АЦП поразрядного двоичного уравновешивания в интегральном исполнении пока находят более широкое применение в сравнении с АЦП других принципов действия. Поэтому при определении элементов минимизированного типажа АЦП исходное множество преобразователей может включать также АЦП двоичного уравновешивания на элементной базе различного быстродействия (в таком АЦП скорость преобразования уменьшается пропорционально числу разрядов). При этом анализе необходимо учитывать метрологические характеристики АЦП, в частности, полный диапазон изменения измеряемой величины. Расширение диапазона значений измеряемых сигналов без снижения быстродействия АЦП можно осуществить параллельным кодированием масштабно преобразованных значений этих сигналов. Схема такого АЦП приведена на рис. 10.5.1.
Рис. 10.5.1. Схема многопредельного АЦП двоичного
поразрядного уравновешивания
Число ступеней масштабного делителя 2 измеряемой величины выбирают в соответствии с требуемым количеством поддиапазонов (пределов) измерений исходя из того, что максимальное значение регулируемой меры (ЦАП 4) равно младшему пределу измеряемой величины.
Компараторы 3 с выходными ключами 6 образуют каналы сравнения от первого, младшего предела (компаратор этого канала подсоединен непосредственно ко входу 1 измеряемой величины) до k-ого, наибольшего старшего предела (компаратор этого канала подсоединен к выходу оконечной ступени делителя).
По начальным сигналам блока управления 5 триггеры 7 и триггер 13 переключаются в положение, при котором оказываются деблокированными все ключи 6 и элементы И 8 и 9, а ЦАП 4 переключается в положение, при котором на его выходе устанавливается максимальное значение напряжения. Это напряжение параллельно сравнивается во всех компараторах с масштабно-преобразованными значениями измеряемой величины.
Допустим, что если напряжение на измерительном входе компаратора превышает напряжение на его опорном входе или равно ему, то на выходе компаратора появляется единичный сигнал. В противном случае выходной сигнал компаратора оказывается нулевым.
Если измеряемая величина не превышает установленного максимального значения ЦАП (т.е. не превышает первого предела измерений), то на выходе всех компараторов и соответствующих ключей сигналы будут нулевыми. Эти нулевые сигналы в каждой соседней паре каналов инвертируются элементами НЕ 10 и при этом на выходе каждого из элементов И 9 появляется единичный сигнал, по которому в каждом канале, начиная с (i + 1)-го (кроме первого i = 1, k), блокируется ключ.
Когда измеряемая величина в i-м канале превышает максимальное напряжение ЦАП, единичный сигнал компаратора этого канала передается через соответствующий элемент И 8 и ИЛИ 11 и переключает подсоединенный к этому элементу триггер 7, с изменением выходного сигнала которого блокируется ключ 6 этого триггера.
Если измеряемая величина превышает опорное напряжение компараторов только первых р каналов, то аналогичным образом блокируются ключи этих р каналов и ключи каналов от р + 2-го до k го, а ключ р + 1-го канала остается деблокированным. Тем самым в последующем обеспечивается уравновешивание масштабно-преобразованной величины, не превышающей р + 1-го предела измерений.
С задержкой во времени, необходимой для выбора канала сравнения в соответствии с требуемым пределом измерения, блок управления переключает триггер 13, изменение выходного сигнала которого приводит к блокировке всех элементов И 8, 9. Тем самым в дальнейшем, в процессе поразрядного уравновешивания, исключается воздействие выходных сигналов компараторов блокированных каналов на состояния ключей 6, установленные при выборе предела.
Одновременно с переключением триггера 13 блок управления устанавливает требуемое напряжение ЦАП, равное половине младшего поддиапазона, и начинается обычный процесс поразрядного уравновешивания измеряемой величины известным образом. Выходные сигналы компаратора выбранного канала передаются в блок управления через элемент ИЛИ 12.
После завершения уравновешивания и считывания кода из регистра ЦАП цикл преобразования повторяется. Код масштаба преобразования отображается состоянием триггеров 7. Выбор предела и формирование этого кода выполняются в такте переключения АЦП в исходное состояние, т.е. практически без дополнительных затрат времени по сравнению с однопредельным АЦП.
До недавнего времени АЦП двоичного поразрядного уравновешивания (традиционной схемы) выпускались только в гибридном исполнении. При использовании блоков выборки/хранения их разрядность составляет от 12 до 14 бит, а быстродействие – от единиц мегагерц до сотен килогерц соответственно. На сегодня освоено производство интегральных 14÷18 – разрядных АЦП, содержащих блок выборки/хранения.