!!!Внимание! Текст меньшего размера в материале данной лекции для самостоятельной проработки!!!
Количество линий ввода–вывода определяет разрядность шины ввода–вывода микросхемы. Количество бит информации, которое хранится в запоминающих элементах каждой матрицы, называется глубиной адресного пространства (Аddress Depth) микросхемы памяти. Таким образом, общая емкость микросхемы памяти определяется произведением глубины адресного пространства на количество линий ввода–вывода (разрядов). Например, емкость микросхемы памяти, имеющая глубину адресного пространства 1 Мбит и 4 линии ввода–вывода (четырехразрядную шину ввода–вывода), составляет 1 Мбит 4 = 4 Мбит. На рисунке 28.3 приведена структура матрицы ЗЭ такой микросхемы.
Рисунок 28.3 – Структура матрицы ЗЭ глубиной адресного пространства 1 Мбит и имеющей 4 лини ввода–вывода
Таким образом, для «классических» асинхронных DRAM цикл обращения включает указание адреса данных (RAS – выбор строки, CAS – выбор столбца), чтение–запись. Между процессором (СРU) и микросхемами памяти не должно быть временного рассогласования, обусловленного различным быстродействием этих структур. Однако многие асинхронные микросхемы памяти не могут работать с частотой более 50 МГц, поэтому CPU вынужден простаивать.
Временная диаграмма характеризует количество тактов, которые необходимы CPU для выполнения четырех последовательных операций считывания данных. Например, диаграмма 5–2–2–2 для 8-разрядной микросхемы памяти означает, что для считывания первого байта необходимо пять тактов CPU, а для считывания трех следующих байтов необходимо по два такта. Временная диаграмма определяется временем доступа микросхемы памяти и тактовой частотой системной шины процессора.
CPU взаимодействует через контроллер памяти не с одной, а сразу с несколькими микросхемами памяти, организованными в банки памяти. Контроллер памяти (Memory Сontroller) является промежуточным устройством между системной шиной и модулями памяти. Он определяет тип установленных микросхем памяти, организует обмен данными между CPU и RAM и задает различные режимы работы памяти.
Количество микросхем памяти в одном банке определяется соотношением разрядности системной шины и разрядности микросхемы памяти. В настоящее время отдельные микросхемы памяти объединяются, образуя вместе с некоторыми дополнительными элементами модули памяти (SIMM, DIMM, RIMM в персональных компьютерах).
28.1.1.2 Микросхемы памяти с быстрым страничным обменом fpm dram
В процессе совершенствования технологии изготовления DRAM были разработаны другие более быстродействующие микросхемы памяти. Микросхема FPM DRAM (Fast Page Mode DRAM) (память с быстрым страничным обменом) реализует страничный режим обмена. Временные диаграммы работы FPM DRAM приведены на рисунке 28.4.
Временная диаграмма работы «классической» DRAM
Рисунок 28.4 –
Временная диаграмма работы FPM
DRAM
В микросхемах FPM DRAM сигнал CAS используется не только для адресации столбца, но и для указания времени, в течение которого будет выполняться считывание данных.
Цикл обращения для чтения памяти начинается с активизации строки как в матрице DRAM, затем выполняется активизация первого столбца адресуемой ячейки памяти, содержащей нужные данные. Каждый элемент данных требует подтверждения правильности, после чего данные необходимо передать и принять.
В DRAM, когда найден нужный элемент данных, столбец дезактивизируется и подготавливается к следующему циклу. Это вызывает состояние ожидания, поскольку во время дезактивации столбца процессор (CPU) должен ждать завершения цикла памяти. Буфер ввода–вывода данных блокируется или до начала следующего цикла, или до запроса нового элемента данных.
В случае FPM следующий столбец в строке активизируется в предположении, что следующий квант запрашиваемых данных находится в соседнем ЗЭ. Такая активизация следующего столбца приводит к хорошим результатам только при последовательном чтении ЗЭ в конкретной строке. Преимущество данного режима заключается в экономии времени за счет исключения фазы выдачи адреса строки из циклов, следующих за первым, что позволяет повысить производительность памяти.
Для памяти со временем доступа 60 нс при частоте системной шины 66 МГц режим FPM может обеспечить пакетный цикл чтения 6–3–3–3, что сокращает время цикла чтения внутри страницы до 35 нс. Цикл 6–3–3–3 означает, что шесть тактов частоты системной шины используется на чтение первого элемента данных и по три такта на получение следующих трех элементов, т. е. первая фаза содержит «накладные» расходы на активизацию строки и столбца. После их активизации память может передавать данные, затрачивая по три такта на элемент данных.
Сигнал RAS удерживается на низком уровне после выставления адреса строки. Адрес следующего столбца выставляется лишь после прочтения бита из предыдущего. Данные сохраняются на выходе до тех пор, пока CAS не переходит на высокий уровень.