14

МІНІСТЕРСТВО ОСВІТИ І НАУКИ, МОЛОДІ ТА СПОРТУ УКРАЇНИ

Одеська національна академія зв’язку ім. О.С. Попова

Кафедра Комп’ютерно-інтегрованних технологій підприємства і виробництва

КОМПЛЕКСНЕ ЗАВДАННЯ

та методичні вказівки до його виконання на тему

“МІКРОПРОЦЕСОРНА СИСТЕМА М68000”

з дисципліни

“Цифрові пристрої”

Для студентів ННІ радіо, телебачення, електроніки

Одеса – 2012

1 ЗАВДАННЯ ДО ВИКОНАННЯ РОБОТИ

1 Розробити узагальнену структурну схему МПС для сбіру даних і керування зовнішніми пристроями на базі мікропроцесорного комплекту мікросхем фірми “Моtorola”. Дані можуть бути представлені цілими числами зі знаком. Розмір даних може бути байт - B (8 біт), слово - W (16 біт), довге слово - L (32біти).

МПС повинна включати: МП типу МС68000, схему генератора тактових імпульсів, оперативний запам’ятовувальний пристрій (ОЗУ), постійний запам’ятовувальний пристрій (ПЗУ), послідовний порт вводу/виводу інформації, паралельний порт вводу/виводу інформації, таймер, а також пристрої керування цим обладнанням. Слід передбачити незалежну роботу заданої кількості портів й таймерів.

Обсяги пам’яті ОЗУ й ПЗУ, а також кількість послідовних і паралельних портів та таймерів вибираються відповідно табл. 1.1. Варіант визначається двома останніми цифрами номера студентського квитка: парні варіанти – парна передостання цифра, непарні – непарна, номер варіанту визначається останньою цифрою.

Таблиця 1.1 – Варіанти завдання для побудування логічної схеми МПС

Парність варіанту	№ варіанту	ОЗП Кб	ПЗП Кб	Послідовні канали (ввід/вивід)	Паралельні канали (ввід/вивід)	Таймери
Парні варіанти	1	145	126	5	5	3
	2	133	100	7	6	5
	3	112	296	5	7	4
	4	113	277	5	5	4
	5	234	167	5	4	4
	6	272	180	3	2	2
	7	131	165	4	3	4
	8	145	126	5	3	2
	9	133	100	7	5	3
	0	224	384	5	3	3
Непарні варіанти	1	226	328	5	4	4
	2	236	524	3	2	2
	3	258	266	4	4	4
	4	210	314	5	3	2
	5	332	400	7	4	3
	6	210	302	5	3	3
	7	214	290	5	4	4
	8	218	292	3	2	2
	9	220	326	4	4	4
	0	264	202	5	3	2

2 Визначити кількість мікросхем для побудування ОЗП і ПЗП, відповідно до даних табл. 1.1, вважаючи що у схемі, яка розроблюється необхідно використовувати мікросхеми з організацією 64К × 8, типу АМ21С512.

3 Визначити кількість мікросхем для побудування послідовних і паралельних портів та таймерів (обмін проводиться даними у вигляді байтів).

4 Визначити набір сигналів управління МПС й розробити схеми для їх формування.

4 З урахуванням розрахунків за пп. 2, 3 розробити логічну схему МПС.

2 Загальні положення

1. Побудування мікропроцесорної системи

Мікропроцесорна система (МПС) – це багатофункційна програмно-керована система обробки інформації, яка складається з підсистеми центрального процесора, підсистеми пам’яті та підсистеми введення-виведення, об’єднаних інформаційними каналами. Мікропроцесорні системи будують на мікропроцесорних комплектах і поділяють на МПС керувальні, обчислювальні, контрольно-вимірювальні, збирання даних.

Комп’ютер, сам по собі, також є мікропроцесорною системою.

Різниця між обчислювальною системою та мікропроцесорною системою полягає тільки у масштабах задач, що розв’язуваються кількості та складності обладнання.

Узагальнену структурну схему МПС фоннейманівського типу, яка побудована з використанням мікропроцесорного комплекту фірми “Моtorola” можливо представити у вигляді, як показано на рис. 2.1.

Рисунок 21 − Узагальнена структурна схему МПС

Як відомо, мікропроцесорну систему, яка побудована за фоннейманівською архітектурою, можливо представити у трьох підсистем, які розмежовано штриховими лініями, і розглядати кожну з них окремо. Такими підсистемами є підсистема центрального процесора, підсистема пам’яті й підсистема вводу/виводу.

Вибір мікропроцесорного комплекту мікросхем для побудування МПС обумовлено:

• задачами, які будіть розв’язуватися;

• видом даних, які будуть використовуватися у цих задачах;

• вимогами до пристроїв вводу/виводу інформації і до надійності МПС, та іншими вимогами, які обумовлено особливостями використання цієї МПС.

Розглянемо структуру МПС, яку зреалізовано на мікросхемах фірми “Моtorola”, мікропроцесорного комплекту МС68ххх.

До підсистеми центрального процесора, МПС, яка згідно завдання використовує процесор MC68000 входять: центральний процесор (ЦП) і пристрої – великі інтегральні схеми (ВІС), які забезпечують його роботу, а саме:

• генератор тактових імпульсів, який формує послідовність імпульсів тактової частоти для всієї МПС. (ВІС типу МС88916);

• формувач сигналів керування МПС, який формує всі сигнали, необхідні для вибору вузлів МПС, керування вибором розрядності операндів, контролю за формуванням адреси пристроїв, перериваннями тощо. (ВІС типу FPGA);

Рисунок 2.2 – Логічна схема підсистеми центрального процесора

• буфер шини даних (БШД) – пристрій, який забезпечує необхідний рівень навантажувальної здатності виходів шини даних ЦП. Він являє собою двоспрямований приймач-передавач, який підключається до виходів ЦП. (ВІС типу 74F245).

Логічну схему підсистеми центрального процесора показано на рис. 2.2.

На схемі позначено:

• ШД – шина даних;

• ША – шина адреси;

• ЗП – зовнішні пристрої;

• ОЗП – оперативний запам’ятовувальний пристрій;

Мікросхема FPGA – це програмована користувачем вентильна матриця (ПВКМ), яка є різновидом програмованих логічних інтегральних схем (ПЛІС), що програмується у процесі виготовлення і призначена для використання у МПС на базі МС680х0. Вона формує сигнали керування для МПС:

• PDEN1…0 – сигнали керування БШД і визначають напрям проходження сигналу даних по ШД;

• BACK5…1 – сигнали вибору периферійного пристрою, відповідно до наступної таблиці:

Таблиця 2.1 – Сигнали вибору периферійного пристрою

Пристрій	BACK5	BACK4	BACK3	BACK2	BACK1
ПЗП	0	0	0	0	1
ОЗП	0	0	0	1	0
Послідовний інтерфейс	0	0	1	0	0
Паралельний інтерфейс	0	1	0	0	0
таймер	1	0	0	0	0

• BYTE2…0 – сигнали, які визначають розрядність даних, що передаються ШД. Значення сигналу BYTE0, що дорівнює 0 зберігається при обробці байтів, слів та довгих слів, значення BYTE1 дорівнює 0 при обробці слів та молодших байтів довгих слів і BYTE2 дорівнює 0 при обробці старших байтів довгих слів, що дозволяє спрощувати організацію багатошарової пам’яті.

Підсистема пам’яті будується відповідно завдання і складається з блоку ОЗП і блоку ПЗП, які будуються за однаковими принципами Різниця між ними полягає лише у необхідності забезпечення і формування специфічних для кожного з них сигналів керування.

Головна задача, яка вирішується при побудуванні підсистеми пам’яті – забезпечення необхідної інформаційної ємності і забезпечення розрядності сигналів даних. Розв’язання цих задачі, в залежності від типу мікросхем пам’яті, які визначені завданням може бути двох видів:

– у номенклатурі мікросхем пам’яті існує ВІС, яка відповідає завданню на інформаційну організацію блока і забезпечує відповідні часові характеристики. В цьому випадку мікросхема установлюється у МПС і виконується узгодження рівнів сигналів керування або їх формування в разі необхідності. На цьому побудова блоку пам’яті вважається закінченою;

– у номенклатурі мікросхем пам’яті не існує ВІС, яка відповідає завданню на організацію блока. В цьому випадку необхідно з наявних типів ВІС побудувати схему, що буде відповідати завданню. Ця задача має два варіанти: по-перше – у наявності є мікросхеми, що мають необхідну інформаційну ємність, але мають меншу розрядність даних; по-друге – у наявності можуть бути ВІС, які мають меншу інформаційну ємність, ніж задано, але забезпечують розрядність шини даних.

Побудування блоків пам’яті розглянуто у [2]. Блоки ПЗП і ОЗП, які побудовано відповідно до цих принципів і представлені на рис. 5.11 і 5.12 [2].

Відміни в побудові пам’яті для МПС на базі МС680х0 обумовлені тим, що у таких системах дані можуть подаватися у вигляді байтів, слів й довгих слів, при тому, що пам'ять МПС має байтну організацію, а ШД є 16-розрядною і робота з байтами та словами відбувається за один цикл шини, а робота з довгими словами виконується за два цикли. Тому при роботі з байтами і словами відбувається звернення до комірок пам’яті з однією адресою, а молодше і старше слова довгих слів розміщуються у двох сусідніх парах комірок. Для реалізації такого принципу роботи необхідно будувати пам’ять з чотирьох блоків, кожен з яких призначено для роботи з байтами даних, поєднуючи їх відповідно до довжини операндів. Приклад логічної структури пам’яті, яку побудовано за таким принципом показано на рис. 2.3. Організація блоків ОЗП і ПЗП виконується однаково.

Рисунок 2.3 - Логічна структура блоку па м’яті

Робота такого блоку буде відбуватися наступним чином: якщо необхідно звернутися до даних розмір яких дорівнює байту, адреса комірки пам’яті надходить на всі блоки, але формується лише сигнал BYTE0, який дозволяє роботу лише Блоку пам’яті 1 і до шини даних підмикаються виходи цього блоку на яких формуються розряди даних D₇ – D₀. При роботі зі словами одночасно формуються сигнали BYTE0 та BYTE1 і до шини даних підмикаються виходи Блоків пам’яті 1, 2, які працюють одночасно як одна комірка пам’яті. Звернення до довгих слів відбувається за два цикли шини: у першому циклі відбувається звернення до молодшого слова, так як було показано вище, а в другому циклі, при незмінній адресі, формується сигнал BYTE2, який одночасно надходить на обидва Блоки пам’яті 3, 4 і на шину даних надходить старше слово – розряди D₂₃ – D₁₆ і D₃₁ – D₂₄.

При побудуванні цієї логічної структури ми вважали, що мапа розподілу адресного простору має вигляд, який подано на рис. 2.4. При цьому кожна з підсистем МПС має власну область адрес у адресному просторі МПС. Для зручності адреси показані у шістнадцятковій і двійковій системах числення. При запису двійкового коду, для більшої наочності, тетради відокремлено крапками.

Рисунок 2.4 – Мапа розподілу адресного простору

При аналізі адрес пристроїв можливо побачити, що молодші чотири розряди шістнадцятирічних адрес циклічно повторюються для кожного пристрою. Відміни є лише у п’ятому і шостому розрядах, які і передбачено використовувати для адресування відповідних пристроїв. Так, початкова адреса для ПЗП користувача становить $090000 = %0000.1001.0000.0000.0000.0000, а остання $09FFFF = %0000.1001.1111.1111.1111.1111. Таким чином, адресний простір цього блоку становить 64К і для організації звернення до нього необхідно дешифрувати код, якій відповідає початковій адресі цього пристрою (самі старші розряди адреси), а саме $09 = %0000.1001. Логічна структура такого дешифратора показана на рис. 2.5.

В МПС, яка розробляється розподілення адрес виконується за допомогою ВІС FPGA, яка була розглянута вище, і яка формує сигнали BACK1 (2, 3, 4, 5) відповідно до мапи, аналогічно схемі наведеної на рис. 1.5.

ША

24

DC

16

Х0

Y0

Y1

Y8

Y9

Y255

18

17

19

20

До ПЗП користувача

21

23

22

24

Рисунок 2.5 – Логічна структура дешифратора

До підсистеми вводу/виводу інформації входять такі пристрої:

• ПІ/Т - периферійний інтерфейс/таймер, призначений для обміну даними поміж мікропроцесором та зовнішніми пристроями (датчиками, пристроями керування тощо) у паралельному коді. Також цей пристрій може використовуватися, як таймер, для формування довільних часових інтервалів у МПС;

• ПАП/П – послідовний асинхронний приймач/передавач, який призначено для обміну інформацією у послідовному коді.

ПІ/Т (PI/T) реалізовано на базі ВІС М68230 фірми Motorola. ПІ/Т складається з блоків, які забезпечують зв’язок з мікропроцесором (буферний регістр, системний інтерфейс тощо), і блоків, які обслуговують зовнішні пристрої. ПІ/Т МС68230 дозволяє організувати три 8-розрядні порти А, В, С; вміщує 24-розрядний таймер і блок керування обміном, який може використовуватись для реалізації переривань, паралельного введення-виведення даних або формування сигналів квітування при пересиланні даних через порти А, В. Докладний опис цієї ВІС наведено у [3]. Для усунення конфліктів при використанні цієї ВІС при обміну даними і формуванні часових інтервалів бажано передбачити включення двох мікросхем – одну для обміну даними, другу як таймер.

Логічна структура блоку паралельного порту і таймеру наведена на рис. 1.6. В якості паралельного порту передбачено використання двох ВІС DD3 і DD4, за допомогою яких буде можливо зорганізувати підключення шести незалежних периферійних пристроїв. В якості таймера використовується ВІС DD5.

Керування пристроями здійснюється за допомогою сигналів від ВІС FPGA, які дозволяють роботу паралельного порту (ВІС DD3 і DD4) – BACK4 і таймеру - сигнал BACK5.

Паралельний порт на рис. 2.6 складається з двох ВІС М68230, що дозволяє організувати шість незалежних паралельних каналів для підключення шести зовнішніх пристроїв.

Рисунок 2.6 – Логічна структура блоку паралельного порту і таймеру

Загалом, з ША ці ВІС з’єднуються шиною RS_5…1, яка підключена до розрядів А_5…1 і забезпечує вибір пристроїв, що входять до складу цих мікросхем. Таким чином, адресний простір кожної з цих мікросхем становить 2⁵ = 32 комірки пам’яті , тому для вибору однієї з цих двох мікросхем можна використовувати наступний розряд ША – А₆. Вибір між цими ВІС здійснюється за допомогою дешифратору DD2, який виконує дешифрування біта А₆ шини адресу. При цьому, значення біту А₆ = 0 викликає формування сигналу на виводі Y0 дешифратора DD2, який дозволяє роботу ВІС DD3 (верхня, за схемою), а значення А₆ = 1 – дозволяє роботу ВІС DD4. Дозволом на роботу дешифратора слугує сигнал BACK4, який надходить на його вхід ОЕ. Якщо є необхідність збільшити кількість паралельних каналів, то необхідно включати додаткові ВІС, вибір яких буде здійснюватися при дешифруванні відповідних старших розрядів ША.

Дані, які приймаються або передаються через паралельний порт надходять на виводи D_7…0, які з’єднуються з ШД і становлять молодший байт цієї шини. Кожна з двох ВІС паралельного порту з’єднується з периферійними пристроями трьома шинами, які підключено до виводів РА_7…0, РВ_7…0 і РС_7…0, які можуть працювати у різних режимах [3], а для обміну сигналами квітування слугують виводи Н_4…0.

Так як, у якості таймеру використовується така ж ВІС, як і у паралельному порту, то підключення виконується аналогічно, лише вихідні сигнали формуються тільки на виводах РС_7…0.

ПАП/П може бути зреалізований за допомогою ВІС МС68681 фірми Motorola, яка є подвійним асинхронним приймачем-передавачем (DUART - Dual asynchronous Receiver/transmitter) і слугує для організації двох незалежних послідовних асинхронних дуплексних каналів обміну (А та В) із зовнішніми пристроями; також за його допомогою існує можливість організації обміну службовою інформацією через 6-розрядний паралельний порт приймання і 8-розрядний паралельний порт введення-виведення інформації. Більш докладний опис цієї ВІС наведено у [3]. Логічна структура блоку наведена на рис. 2.7.

Вибір блоку ПАП/П відбувається сигналом BACK3#, який формується ВІС FPGA. На схемі показано підключення двох ВІС ПАП/П (DD6, 7), що дає змогу організувати чотири незалежних дуплексних каналів зв’язку (TDA, RDA, TDB, TDB). Вибір одного з двох ВІС ПАП/П здійснюється аналогічно попередньому блоку, за допомогою дешифратора DD2.

Рисунок 2.7 – Логічна структура блоку послідовного порту