- •Бийский технологический институт (филиал)
- •Техника двоичной переработки информации Курс лекций
- •Содержание
- •1 Сопряжение аналоговых и цифровых устройств
- •1.1 Процесс аналого-цифрового преобразования
- •1.2 Процесс цифро-аналогового преобразования
- •1.3 Основные характеристики цап и ацп
- •1.4.1 Цап со взвешивающей резистивной матрицей
- •1.4.2 Цап с матрицей r-2r
- •1.5.1 Ацп последовательного счёта
- •1.5.2 Ацп поразрядного кодирования
- •1.5.3 Ацп параллельного действия
- •1.6 Основное уравнение для цап и ацп
- •Литература
- •Ссылки в интернете
- •Контрольные вопросы к разделу
- •2 Запоминающие устройства
- •2.1 Основные параметры зу
- •2.1.1 Емкость зу
- •2.1.2 Организация зу
- •2.1.3 Время выборки зу
- •2.1.4 Время цикла адреса зу
- •2.2 Зу с одномерной адресацией
- •2.3 Зу с двумерной адресацией
- •2.4 Увеличение объёма памяти зу
- •2.4.1 Построение блока зу требуемой разрядности
- •2.4.2 Увеличение числа хранимых слов зу
- •2.4.3 Увеличение разрядности и числа хранимых слов зу
- •2.5 Аппаратные особенности построения статических озу
- •2.6 Аппаратные особенности построения динамических озу
- •2.7 Аппаратные особенности построения пзу
- •2.7.1 Масочные пзу
- •2.7.2 Программируемые пзу
- •2.7.3 Репрограммируемые пзу
- •Литература
- •Ссылки в интернете
- •Контрольные вопросы к разделу
- •3 Программируемые логические интегральные схемы
- •3.1 Обобщённая структурная схема плис
- •3.2 Применение ппзу в качестве плис
- •3.3 Программируемая матричная логика
- •3.4 Программируемые логические матрицы
- •Литература
- •Ссылки в интернете
- •Контрольные вопросы к разделу
- •4 Основные понятия микропроцессорной техники
- •4.1 Микропроцессор. Основные термины и определения
- •4.2 Классификация мп
- •4.3 Структура типового мп
- •4.3.1 Арифметико-логические устройства
- •4.4 Режимы работы мп
- •4.4.1 Нормальный режим работы мп
- •4.4.2 Режим прерывания
- •4.4.3 Режим ожидания
- •4.4.4 Режим прямого доступа к памяти
- •4.5 Система команд однокристального микропроцессора
- •4.6 Периферийные устройства микропроцессорных систем
- •4.6.1 Универсальный синхронно-асинхронный приёмо-передатчик
- •4.6.2 Таймер-счётчик
- •4.6.3 Устройство ввода/вывода параллельной информации
- •4.6.4 Контроллер прямого доступа к памяти
- •4.6.5 Контроллер прерываний
- •4.6.6 Динамическая индикация
- •4.6.7 Динамическая клавиатура
- •Литература
- •Ссылки в интернете
- •Контрольные вопросы к разделу
- •Техника двоичной переработки информации
3.1 Обобщённая структурная схема плис
Рассмотрим общий вопрос технической реализации системы ФАЛ, заданной в виде дизъюнктивной нормальной формы. Для этого рассмотрим систему ФАЛ вида
…………………………………………………………………………………....
Число произведений в каждой функции ограничено величиной 2n, причем в предельном случае каждое произведение (терм) является соответствующей конституентой единицы. Для получения значения функции над всеми термами, входящими в систему ФАЛ, необходимо выполнить операцию дизъюнкции, то есть логического сложения.
В соответствии с этим схема аппаратной реализации системы ФАЛ должна содержать последовательно включенные входной буфер, блок формирования термов, блок дизъюнкции и выходной буфер (рисунок 19).
Рисунок 19 – Обобщенная структурная схема ПЛИС
В общем случае блок термов (конъюнкций) представляет собой матрицу логических элементов И, а блок дизъюнкций – матрицу логических элементов ИЛИ. Поэтому последовательное соединение таких матриц в общем случае позволяет реализовать ФАЛ произвольного вида. Получение конкретных ФАЛ предполагает выполнение конкретных соединений в матрицах элементов И и ИЛИ.
Таким образом, меняя соединения элементов в матрицах И и ИЛИ, можно настраивать свойства устройства, соответствующего схеме, приведенной на рисунке 19. Практически возможны три варианта настройки:
- постоянная структура матрицы И и программируемая, изменяемая структура матрицы ИЛИ;
- изменяемая структура матрицы И и постоянная структура матрицы ИЛИ;
- изменяемая структура как матрицы И, так и матрицы ИЛИ. Каждому из этих вариантов соответствует свой тип ПЛИС.
Технической реализацией первого типа настройки ПЛИС явля-ется ППЗУ. Второй вариант настройки ПЛИС реализован в ИС прог-раммируемой матричной логики (ПМЛ) и третий – в программируемых логических матрицах (ПЛМ).
3.2 Применение ппзу в качестве плис
Запоминающие устройства благодаря своей простоте и, главное, регулярности структуры, обеспечивают высокую технологичность при изготовлении и максимально доступную на сегодняшний день степень интеграции. Поэтому в производстве БИС и СБИС они занимают ведущее место, что является предпосылкой снижения их стоимости. В соответствии с этим расширяется и область применения ЗУ.
В структуре ППЗУ легко можно выделить блоки, соответствующие обобщенной структурной схеме ПЛИС (см. рисунок 19). Роль матрицы И выполняет дешифратор, преобразующий п входных сигналов xi в 2n выходных сигналов N. Такое построение матрицы И предполагает вполне определенную структуру матрицы ИЛИ, функции которой, по существу, вырождаются до уровня подключения к выходу сигналов либо лог. 0, либо лог. 1.
Такая организация позволяет реализовать при помощи ППЗУ любую систему ФАЛ. Так, на ППЗУ с организацией N×M можно реализовать систему М ФАЛ п переменных, где п = log2N. Например, на ИС ППЗУ типа 556РТ5 с организацией 512×8 можно реализовать систему восьми ФАЛ девяти переменных.
Отметим следующие особенности использования ППЗУ в качестве ПЛИС:
- ППЗУ реализует ФАЛ, представленную в виде совершенной дезъюнктивной нормальной формы, то есть ФАЛ должна быть представлена суммой конституент единицы, поэтому для технической реализации ее минимизация не требуется;
- ППЗУ позволяет реализовать только полностью определенные ФАЛ, поэтому требуется однозначность ее значений для всех возможных комбинаций входных переменных.
Из указанных особенностей следует, что при реализации любой ФАЛ п переменных в ППЗУ предполагаются одинаковые аппаратные затраты, соответствующие максимально возможному числу конституент исходного набора переменных, то есть всегда существует возможность получения всех N конституент. Поэтому, несмотря на относительную дешевизну ЭЗЭ по сравнению со стандартными ЛЭ, применение ППЗУ технически и экономически оправдано только для реализации сложных, не поддающихся минимизации ФАЛ. К внешнему признаку таких функций следует отнести сложность их аналитической записи.
Алгоритм преобразования системы ФАЛ, не заданной таблично, к виду, предполагающему ее реализацию с использованием ППЗУ, имеет следующий вид.
1. Записывают исходную систему ФАЛ.
2. Преобразуют эту систему к виду дизъюнкций конституент единицы, для чего в неполные произведения вводят недостающие переменные путем домножения их на единичную сумму .
3. Составляют таблицу программирования ППЗУ. Следует отметить, что быстродействие устройств, использующих для реализации заданных систем ФАЛ ППЗУ, как правило, выше, чем при реализации на основе стандартных ЛЭ, и равно времени обращения выбранного типа ИС.