Алгоритмы выполнения отдельных операций
Выборка команды
У разрабатываемого процессора разрядность команды и разрядность ячейки памяти, в которой она хранится, совпадают, поэтому при выборке требуется только одно обращение к памяти команд. Исходными данными является адрес размещения команды в памяти ЭВМ, который хранится в счётчике адреса команд PC. Содержимое PC передаётся в регистр адреса оперативной памяти, осуществляется чтение из оперативной памяти хранящейся в ней информации в регистр данных. После чтения из ОП, требуемая команда будет находиться в регистре устройства предвыборки команд. Далее, по запросу осуществляется передача содержимого регистра в дешифратор команд.
Арифметические и логические операции
В регистр команд устройства управления поступает очередная команда. В регистрах данных и адресов, в зависимости от операции, помещены операнды или их адреса. При необходимости, недостающие операнды (заданные адресами), считываются из оперативной памяти. Далее, специальным сигналом запускается АЛУ или устройство работы с сопроцессором, а после окончания их работы, результат записывается в регистр, указанный в команде.
Безусловный переход
В сметчик адресов команд просто записывается адресная часть команды перехода и идет запрос на выполнения следующей команды.
Условный переход
Проверяется условие. Если условие выполняется, то адрес, указанный в команде, записывается в счетчик команд. Если условие не выполняется происходит переход к следующей команде.
Разработка алгоритмов выполнения основных операций на шине
Чтение и запись слова в ЗУ
В начале первого такта Т1 выдается адрес, который по сигналу ALE фиксируется в регистре. В начале второго такта Т2 выдается сигнал RD по которому начинается процесс чтения из памяти. Если память медленная, то выдается сигнал READY, который заставляет процессор вставлять холостые такты TW. В последнем такте Tw снимается сигнал READY, и процессор запоминает данные с шины данных в течение такта Т3. В конце этого такта снимается сигнал RD и цикл обмена завершается.
Запись слова осуществляется аналогичным образом. В начале первого такта выдается адрес, который по сигналу ALE фиксируется регистре. В начале второго такта Т2 выдается слово на шину данных и сигнал записи WR. Если устройство медленное, то оно выдает сигнал READY, который обеспечивает добавление тактов задержки TW. В последнем такте Tw снимается сигнал READY. В конце такта Т3 снимается сигнал записи WR и запись прекращается.
Временная диаграмма изображена на рис.10.
Рис.10
Обработка прерывания
Процессор имеет встроенный контроллер приоритетного прерывания. При прерывании устройство выставляет сигнал INT на шину. Процессор заканчивает текущую операцию и выставляет сигнал INTA, сигнализирующий о том, что прерывание принято и далее начинается обработка прерывания (обычно она связана с передачей или приемом данных от устройства, вызвавшего прерывание). Циклы, входящие в обработку прерывания выполняются обычным способом.
Временная диаграмма обработки прерывания приведена на рис.11.
Рис.11
Обработка захвата шины
Если устройство хочет захватить шину, то оно выставляет сигнал HLD. Реакцией процессора на HLD является только выдача сигнала HLDA и отключение от шины: процессор заканчивает текущий цикл обмена (период Т1) и передает управление устройству потребовавшему шину. Устройство начинает обмен, с любым другим устройством (или с памятью) причем оно является ведущим и соответственно само выставляет все необходимые сигналы (период Т2).
Временная диаграмма обработки захвата шины приведена на рис.12.
Рис.12
Для защиты вычислительной системы от зависания, необходимо ввести интервал задержки захвата – устройство, после подтверждения процессором захвата шины выставляет период, который необходим для обмена. Если период не превышает максимально возможного, процессор отключается на нужный период, если период превышает, то процессор ждет максимальное количество периодов, а потом отбирает управление.
Выводы
Результатом выполнения курсового проекта является модель RISCпроцессора. РазработанныйRISCпроцессор ориентирован на работу с ОСUNIX. Модель процессора разработана в соответствии с заданием и соблюдением всех рекомендаций и требований к проекту.
В процессе выполнения курсового проекта были разработаны:
Регистровая модель процессора;
Система команд;
Основные алгоритмы взаимодействия и обработки данных.
В процессе разработки были закреплены основные понятия курса «Архитектура ЭВМ», а также освоены и практически разработаны:
Виртуальная память;
Форматы данных;
Форматы команд.