- •1. АССОЦИАТИВНАЯ ПАМЯТЬ. ОПРЕДЕЛЕНИЯ И КОНЦЕПЦИИ
- •1.2. Определение и модель ассоциативной памяти
- •Непрямые (или косвенные) ассоциации
- •Отношение
- •1.3.4. Классические законы ассоциаций
- •Обобщая наблюдения над явлениями человеческой памяти, греческий философ Аристотель (384–322 гг. до н.э.) выдвинул ряд постулатов, впоследствии послуживших основой при построении классических законов ассоциаций [3].
- •2.1. Основные принципы хеширования
- •2.1.2. Функции хеширования
- •Перевод ключевых слов в числовую форму
- •Преобразование числовых значений в хеш-адреса
- •2.2.4. Методы ускорения процедур поиска
- •2.3. Структура и форматы таблиц хеширования
- •2.3.1. Непосредственная и косвенная адресация
- •2.3.2. Форматы таблиц хеширования
- •2.4.2. Списки и списочные структуры
- •2.4.5. Применение методов хеширования для поиска по соответствию
- •3.1.2. Логические основы организации АЗУ
- •Таблица 3.1
- •параллельного действия
- •3.2.2. Анализатор многократных совпадений
- •Приоритетные анализаторы последовательного типа
- •Структурная схема АЗУ с поиском, параллельным по словам и разрядам, приведена на рис. 3.8.
- •Построение АЗУ на базе ЗУ с линейной выборкой
- •Процедура записи в память разрядного столбца
- •Считывание разрядного столбца
- •3.6. АЗУ, параллельные по записям и последовательные по байтам
- •3.8. Схемотехническая база АЗУ
- •4. МЕСТО АССОЦИАТИВНОЙ ПАМЯТИ
- •4.2. Программируемая логика
- •4.2.2. Программирование логики при помощи ассоциативной памяти
- •функциональной памяти
- •4.2.4. Другие способы реализации программируемой логики
- •4.3. Применение АЗУ для выполнения различных
- •управляющих функций
- •5. АССОЦИАТИВНЫЕ ПРОЦЕССОРЫ
- •5.1. Основные тенденции развития ассоциативной памяти
- •5.3. Ассоциативные процессоры с высоким уровнем параллелизма
- •5.4.1. Базовая структура матричного процессора
- •Рассмотрим связи между ячейками МП.
- •5.4.3. Ассоциативный управляющий переключатель
- •5.4.4. Ассоциативный матричный процессор RADCAP
- •5.4.5. Ассоциативный групповой процессор PEPE
- •5.5.1. Вычислительная система STARAN
- •Отличие этого уровня от предыдущих:
Для реализации отношений (3.9), (3.10) можно применить способ сравнения, основанный на использовании последовательных вычитающих схем. Одна из таких схем приведена на рис. 3.2.
|
|
|
|
|
|
|
|
di |
|
|
|
|
|
|
|
|
|
Ввод |
|
A |
Сдвиговый регистр Аi |
|
|
Блок |
|
|
|
|
|
||||||
|
|
|
|
вычи- |
|
|
||
|
|
|
|
|
|
|||
|
|
|
|
|||||
|
|
|
|
|
тания |
|
bi+1 |
|
|
|
|
Сдвиговый регистр Sj |
|
|
FS |
|
|
Ввод Sj |
|
|
|
|||||
|
|
|
|
|
|
|||
|
|
|
|
|
||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
T |
|
|
|
|
|
|
|
|
Триггер задержки |
||
|
|
|
|
|
|
|
||
|
|
|
|
|
|
|
|
|
Рис. 3.2. Устройство сравнения с использованием блока вычитания последовательного типа
Cодержимое младших разрядов сдвиговых регистров синхронно сдвигается на входы старших разрядов, а на выходе логического блока вычитания в каждом такте генерируются сигналы поразрядной разности di и переноса bi+1. Пройдя через триггер задержки на 1 такт, перенос поступает на вход блока вычитания.
Результат сравнения определяется значением последнего сигнала переноса bn. Если bn = 1, то это означает, что A < Sj.
Работу блока вычитания можно описать при помощи таблицы истинно-
сти (табл. 3.1).
Таблица 3.1
Таблица истинности устройства вычитания
|
Сигнал разности (di) |
|
Сигнал переноса (bi+1) |
|||||||
ai |
Sji |
|
bi |
ai |
|
Sji |
|
bi |
||
|
|
|
|
|
|
|
|
|
|
|
|
|
0 |
|
1 |
|
|
|
0 |
|
1 |
|
|
|
|
|
|
|
|
|
|
|
0 |
0 |
0 |
|
1 |
0 |
|
0 |
0 |
|
1 |
0 |
1 |
1 |
|
0 |
0 |
|
1 |
1 |
|
1 |
1 |
0 |
1 |
|
0 |
1 |
|
0 |
0 |
|
0 |
1 |
1 |
0 |
|
1 |
1 |
|
1 |
0 |
|
1 |
|
|
|
|
|
|
|
|
|
|
|
70