Структурные конфликты и механизмы их устранения.

•Второй способ устранения приводит к добавлению второго канала к памяти, разделению общего кэша на кэш данных и кэш инструкций.

Конфликт RAW

Time (clock cycles)

IF ID/RF EX MEM WB

I	add r1,r2,r3 Ifetch
n
s
t	sub r4,r1,r3
r.

Oand r6,r1,r7

r

d

e or r8,r1,r9

r

xor r10,r1,r11

Reg	ALU	DMem	Reg
Ifetch	Reg	ALU	DMem	Reg
	Ifetch	Reg	ALU	DMem Reg
		Ifetch	Reg	ALU	DMem
			Ifetch	Reg	ALU

Reg

DMem Reg

I n s t r.

O r d e r

Конфликт RAW

Time (clock cycles)

IF

ID/RF EX

MEM

WB

ALU

add r1,r2,r3

Ifetch

Reg

DMem

Reg

nop	BubbleBubbleBubbleBubbleBubble
nop	BubbleBubbleBubbleBubbleBubble
nop	BubbleBubbleBubbleBubbleBubble

ALU

Reg

Reg

DMem

sub r4,r1,r3

Ifetch

Устранение RAW конфликтов методом bypass

•Метод Bypass сводиться к возможности передачи данных между стадиями конвейера напрямую.

•Вход стадии может быть соединен с выходом любой последующей стадии.

I n s t r.

O r d e r

Пример механизма bypass.

Time (clock cycles)

add r1,r2,r3Ifetch

ALU

DMem

Reg

Reg

sub r4,r1,r3

ALU

Ifetch

Reg

DMem

Reg

ALU

Reg

Reg

DMem

and r6,r1,r7

Ifetch

ALU

Reg

DMem

or r8,r1,r9

Ifetch

ALU

Reg

xor r10,r1,r11

Ifetch

Reg

DMem Reg

Аппаратные изменения для работы
			bypass
NextPC
Registers	ID/EX	mux	AUL	EX/MEM	Data	MEM/WR
		mux			Memory		mux
Immediate

Ограничения bypass (проблема загрузки)

Time (clock cycles)

I

lw r1, 0(r2) Ifetch

ALU

Reg

Reg

DMem

n

s

ALU

t

sub r4,r1,r6

Ifetch

Reg

DMem

r.

ALU

O

and r6,r1,r7

Ifetch

Reg

r

d

e

Reg

or

r8,r1,r9

Ifetch

r

Reg

DMem

ALU

Reg

DMem Reg

Ограничения bypass

•Данные могут быть переданы на другую стадию, только в том случае, если они реально существуют.

•Необходимым и достаточным условием работы bypass механизма является наличие требуемых данных хотя бы на одной стадии конвейера к тому моменту, когда они действительно потребуются.

Решение проблемы загрузки остановкой конвейера

Time (clock cycles)

I n s t r.

O r d e r

lw r1, 0(r2)	Ifetch	Reg

sub r4,r1,r6	Ifetch

and r6,r1,r7

or r8,r1,r9

ALU	DMem	Reg

Reg	Bubble	ALU	DMem
Ifetch	Bubble	Reg	ALU
	Bubble	Ifetch	Reg

Reg

DMem

ALU

Reg

DMem

Статическое планирование конвейера

• Это программный подход, который сводиться к перестановке инструкций внутри программы для того, чтобы минимизировать количество

тактов простоя конвейера. Пример

LW Rb,b

LW Rc,c

ADD	Ra,Rb,Rc
SW	a,Ra
LW Re,e
LW Rf,f
SUB	Rd,Re,Rf

SW d,Rd

Тактов: 10

LW Rb,b

LW Rc,c

LW Re,e

ADD Ra,Rb,Rc LW Rf,f

SW a,Ra SUB Rd,Re,Rf SW d,Rd

Тактов: 8

I n s t r.

O r d e r

Конфликт управления

Time (clock cycles)

IF

ID/RF EX

MEM

WB

ALU

beq r1,r3,36

Ifetch

Reg

DMem

Reg

nop	BubbleBubbleBubbleBubbleBubble
nop	BubbleBubbleBubbleBubbleBubble

Ifetch Reg	ALU	DMem	Reg
Next or Jumped