2. Динамические озу

Более дешевыми и экономичными являются динамические МОП-ЗУ. Информация в них хранится в виде заряда конденсатора ЗЭ. Из-за высокого входного сопротивления МОП-транзистора заряд на конденсаторе может храниться достаточно долго, однако из-за токов утечки он все же разряжается. Поэтому сохранность информации без искажения в таких микросхемах памяти гарантируется только в течение определенного интервала времени, называемого временем хранения .или периодом регенерации, по истечении которого необходимо восстановление (регенерация) хранимой информации. Запоминающий элемент МОП-ЗУ может быть выполнен на одном, двух или трех МОП-транзисторах. Наиболее простую схему имеют ЗЭ на одном МОП-транзисторе, однако они требуют более сложного усилителя считывания. Несмотря на сложность усилителя считывания наибольшее распространение имеют МОП-ЗУ с ЗЭ на одном МОП-транзисторе, так как в этом случае ЗУ достаточно большой емкости реализуется на кристаллах достаточно малых размеров с малым потреблением мощности.

Схема однотранзисторного ЗЭ изображена на рис.5. Так как структура МОП-транзистора симметрична относительно затвора, то в однотранзисторном динамическом ЗЭ конденсатор может подключаться как к стоку, так и истоку транзистора.

Рис5. .Схема запоминающего элемента

Предположим, что конденсатор С подключен к истоку транзистора Т , а информационная разрядная шина считывания-записи ,- к стоку. К затвору транзистора подсоединяют шину адресной выборки. При записи информации возбуждается адресная шина выборки и конденсатор С заряжается до потенциала U , и только потом подается возбуждающий адресный импульс.

Если конденсатор С был заряжен, то напряжение на паразитной емкости разрядной шины не изменяется, а если не был заряжен, то напряжение на паразитной емкости разрядной шины уменьшается. Это изменение фиксируется усилителем считывания. Оптимальная величина емкости С всегда меньше паразитной емкости разрядной шины, поэтому считывание происходит с разрушением информации, что требует ее регенерации после считывания в дополнение к периодической регенерации в процессе хранения информации. Это реализуется специальной схемой усилителя.

В динамических OЗУ используется двухкоординатная адресация к элементам памяти, при которой адресный код разбивается на две части. Младшие разряды адресного кода представляют собой адреса строк, старшие разряды — адреса столбцов. Для уменьшения числа линий в шине адреса младшие и старшие разряды адресного кода передаются последовательно во времени. В этом состоит суть временного мультиплексирования.

Для подачи адреса строки используются импульсы прямоугольной формы — стробы RAS (Row Address Strobe — строб адреса строки), а для подачи адреса столбца — стробы CAS (Column Address Strobe — строб адреса столбца). Времен­ное мультиплексирование адреса позволя­ет сократить число внешних выводов мик­росхемы. Это особенно актуально для ди­намических ОЗУ, обладающих большой ем­костью памяти, а следовательно, большой разрядностью адресов. Циклы обращения к динамическому ОЗУ начинаются подачей адресного кода А строки и строба RAS = 0. Затем подается адресный код А столбца и строб CAS = 0. Стробы перекрываются во времени. Фик­сация адресов в регистрах ОЗУ осуществ­ляется по переднему фронту стробов (пе­реходу логического уровня из 1 в 0). В цикле записи после фиксации адреса строки подается сигнал W/R = 0 и выстав­ляются данные DI. Адресный код А столб­ца, сигнал записи W/R и данные снимают­ся через определенный промежуток време­ни после фиксации адреса столбца.

В цикле чтения после фиксации адреса строки подается сигнал W/R = 1, который удерживается до окончания строба CAS = 0. В циклах регенерации подаются только стробы RAS и адреса строк. Временные диаграммы для циклов за­писи, чтения и регенерации приведены на рис. 6.

Рис.6 Временные диаграммы работы динамического ОЗУ в циклах записи, чтения, регенерации

Микросхемы динамических ОЗУ отечественного производства представлены в основном серией К565. Она включает в свой состав ряд микросхем, кото­рые отличаются не только своими характеристиками, но и использованными в них структурными решениями.

На рис.7 приведена структурная схема БИС ОЗУ К565 РУ1. Она содержит матрицу 64х 64 запоминающих элемента,_предназначенную для хранения

4096 одноразрядных чисел, устройство синхронизации и управления, устройство ввода-вывода, усилители считывания, дешифраторы и буферные регистры строк и столбцов. Каждый запоминающий элемент матрицы выполнен на одном МОП-тран-зисторе.

АДРЕСН. шины

Рис. 7 . Структурная схема БИС ОЗУ К 565PУI

При считывании или записи информации 12-разрядный адрес обращения (строчные разряды адреса А0... А5 , столбцовые разряды адреса А6.,. А11 ) по фронту разрешающего сигнала обращения к ЗУ ( СЕ=1 ) подается через строчные и столбцовые адресные входы микросхемы памяти соответственно на строчный и столбцовый буферные регистры с последующей расшифровкой адреса в строчном и столбцовом дешифраторах. Элемент памяти, к которому происходит обращение, будет при этом находиться на пересечении выбранных дешифраторами строки и столбца. Этим же импульсом разрешения обращения СЕ запускается устройство синхронизации и управления, которое вырабатывает все внутренние управляющие и стробируюшие сигналы, необходимые для работы микросхемы памяти. Сигналом выборки кристалла (CS) управляется устройство ввода-вывода. Запись или считывание в микросхеме возможны при одновременном наличии сигналов СЕ и СS . Режим работы ЗУ задается сигналом запись - считывание WE (WE = 0 - запись, WE= I - считывание). Бит записываемой информации поступает на микросхему по входу D , а выдается при считывании на вход F

Для построения ЗУ большей емкости и разрядности, чем БИС ЗУ, объединяют несколько микросхем, добавляя в них необходимые узлы. Для примера на рис.8 приведена структурная схема модуля динамического ОЗУ 16384 9-разрядных чисел, выполненного на БИС К565РУ1.

В состав модуля входят: накопитель, состоящий из 36 микросхем К565РУ1, расположенных в виде матрицы из 4 строк (4 корпуса) на 9 столбцов (9 корпусов), и схемы обрамления, включающей 14-разрядный регистр адреса ( RGA ), мультиплексор адреса строк, 6-разрядный счетчик адреса регенерации (СТ), генератор регенерации ( G ), триггер регенерации (Т), блок местного управления (БМУ) и дешифратор тактовых сигналов ( DС ТС).

Рис.8 Структурная схема модуля ОЗУ на 16384 9-разрядных числа на БИС К565РУ1

В любом режиме обращения (считывания или записи) 13-разрядный код адреса обращения принимается на входной регистр адреса ( RGA ). При отсутствии регенерации триггер регенерации (Т) находится в состоянии логического 0, разрешая прохождение разрядов кода адреса ( А0... a5 ) через мультиплексор адреса строк на адресные входы модуля памяти. Разряды а0.,,а11 адреса непосредственно с выходов регистра адреса ( RGA ) поступают на входа A6.-А11 микросхем памяти, разряды А12…А13 кода адреса расшифровываются на дешифраторе тактовых сигналов ( DС ТС), в результате чего выбирается одна из четырех строк микросхем памяти (4096 х 9) модуля ОЗУ. Остальные сигналы, необходимые для работы модуля ОЗУ (WE , CS , строб DС), вырабатываются блоком местного управления (БМУ). В зависимости от значения сигнала WE (запись-считывание) производится запись или считывание информации в ОЗУ. Информация выдается 9-разрядным кодом с выходов F(1р... 9р) ; записываемая информация подается по входам (1р - 9р).

В модуле реализована строчная регенерация информации. При наличии импульса на выходе генератора G регенерации к состоянию счетчика адресов регенерации (СТ) прибавляется и на его выходе устанавливается соответствующий код адреса I регенерации, который поступает на входа мультиплексора адреса строк. Импульс регенерации также устанавливает в единичное состояние триггер регенерации, разрешая прохождение через мультиплексор адреса строк адреса строки регенерации и запрещая прохождение адреса обращения. Адрес регенерации поступает затем на микросхему памяти, где после расшифровки на дешифраторе строк (см.рис. ) осуществляет выбор соответствующей строки микросхемы памяти. По окончании цикла регенерации (а точнее, после прохождения адреса регенерации адреса регенерации через мультиплексор адреса) триггер регенерации устанавливается в состояние логического 0 путем подачи на вход установки 0 импульса сброса от БМУ. По окончании цикла регенерации схема готова к считыванию или записи информации до появления на выходе генератора регенерации следующего импульса, когда цикл регенерации уже по следующему адресу снова повторяется.