- •2. Элементная база микроэвм
- •2.1. Состав элементов для построения микроЭвм
- •2.2. Однокристальные микропроцессоры к1810вм86/к1810вм88
- •2.2.1. Аппаратный интерфейс
- •2.2.2. Функциональный смысл внешних сигналов
- •2.2.3. Структура и принцип действия
- •2.2.4. Временные диаграммы функционирования
- •2.2.5. Логическая организация памяти
- •2.2.6. Вычисление физического адреса памяти
- •2.2.7. Сегментная структура памяти
- •2.3. Генератор тактовых импульсов к1810гф84
- •2.4. Шинные буферы к1810ва86
- •2.5. Элементы памяти
- •2.5.1. Элементы постоянной памяти
- •2.5.2. Элементы оперативной памяти
- •2.6. Порты ввода/вывода
- •2.6.1. Порт ввода/вывода к1810ир82
- •2.6.2. Порт ввода/вывода к589ир12
- •2.6.3.Программируемый параллельный интерфейс кр580вв55а
- •Режим 0
- •Режим 1
- •Режим 2
Режим 2
Этот режим предназначен для реализации стробируемого двунаправленного обмена данными между МП и УВВ. При этом для передачи данных используется только порт A, а пять линий порта C служат для передачи аппаратно формируемых сигналов квитирования, управляющих обменом. Остальные 11 линий могут использоваться для передачи данных в режимах 0 или 1.
Конфигурация ППИ ВВ55 при работе в режиме 2 приведена на рис.2.17,в. Команда режима для задания этой конфигурации имеет вид 1.1X.XX.D2D1D0 (см. рис.2.16,а). Биты D2D0 задают режим работы группы B.
Общий протокол обмена и временные диаграммы сигналов при вводе-выводе данных в режиме 2 идентичны режиму 1. Для управления вводом и выводом данных имеются раздельные триггеры разрешения прерывания. Триггер разрешения прерывания по выводу INTE1 управляется установкой и сбросом бита C6, а по вводу INTE2 установкой и сбросом бита C4.
В режиме 2 состояния основных управляющих сигналов также фиксируются в регистре состояния, который имеет формат, приведенный на рис.2.19.
-
D7
D6
D5
D4
D3
D2
D1
D0
INTE1
IBFA
INTE2
INTRA
Идентично режиму 1
Группа A Группа B
Рис.2.19. Формат слова состояния для режима 2
По сигналу сброса RES триггеры разрешения прерывания INTE также сбрасываются.